Quesions über Layout der großen pmos in LDO.

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Wie das Layout der großen pmos in LDO? Gibt es eine Papier-oder Diplomarbeit über das? Dank.
 
1. Ort in der Nähe zusammen all das Gerät, das große Strecke für Strom 2 benötigen. finden gute Anzahl von Tor und Breite, um das Gerät ein Quadrat aussehen
 
[Quote = taofeng] 1. Ort in der Nähe zusammen all das Gerät, das große Strecke für Strom 2 benötigen. finden gute Anzahl von Tor und Breite, um das Gerät ein Quadrat aussehen [/quote] Hallo, tao feng, Sie haben Papiere über die LDO-Layout? Mit freundlichen Grüßen.
 
Ich denke, das Buch Art of Analog Layout ist eine gute Referenz für Power-MOS-Layout. Spricht darüber in eine Menge von Details. Auch ich denke, es hat eine gute Liste der Referenzen.
 
Das Wichtigste ist, dass die Größe der Breite, Länge und Multi-Finger in schematischer sollten die gleichen, um die Größe, die im Layout werden. Dann können Sie halten die Leistung der entworfenen ckt.
 
yeh ok können Sie das Layout für die große PMOs, sollte es gleich tio werden die Breite des LDO für eine bessere Nutzung der aera und Feedback res und Fehler amp sollte neben dem pmos werden. 1 - Erhöhung der Source-Drain-Metall witdth bis max, die nicht voilate tut Abstand Regel. 2 - Setzen Sie einen Schutzring für jeden Multiplikator. 3 - für ESD Ausgaben 20 u Breite ist ideal (abhängig vom Prozess) so entsprechend anzupassen fingrs. 4 - für einen einzigen Multiplizierer verwenden alternative Verbindung für Source und Drain, wie a) Quelle b) drain c) Quelle d) abtropfen lassen. dann wieder setzen ein Schutzring für komplette Transistor
 
Hallo Viren_s, Was tun Sie für "ESD Probleme" bedeuten? Ist es für Pad-Design oder Core Design? btw, gibt es eine schlechte Wirkung, wenn ich Wache Band hinzufügen Layout? Dank
 
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