PVT Bedingungen oder entscheiden Grenzfälle

[mvvijay78]

Hallo, In der digitalen ASIC flow der Bibliothek aus der Gießerei in der Regel ist chracterised für schlechtesten und besten conditions.When wir tun das Timing-Analyse, was sind all die Ecke Fällen (PVT-Bedingungen) zu for.Also was können wir tun, wenn wir wollen, zu analysieren zur Timing-Analyse für eine Ecke Fall außerhalb der besten und schlechtesten Fall, dass in der Bibliothek wurde charterised tun? Grüße Vicky

 

[tavidu]

Sie tun sollten, On-Chip-Variante Timing-Analyse

 

[haosg]

Sie können einen neuen Betriebszustand und stellen Sie es auf Modul. damit wir tun können, genaues Timing-Analyse.

 

[daniel@2004]

nur für Ihre Schlussfolgerung. manchmal kann man Skala der Timing-Wert, um einen groben Modell zu erhalten.

 

[haosg]

Sie müssen herausfinden, k-Faktor Formularbibliothek Dokument, zum Beispiel k_v = -2,0. dann Wachssalbe einen neuen Betriebszustand slow_new (process 1,0, Temp 125, Spannung 0,8) in. lib-Datei. und modifiziert k_v * bis -2,0 in. lib-Datei und Wirte ein neues. db-Datei. in PT, set_operating_condition slow_new-Objekt A_inst. report_timing. für Pfadsegmente innerhalb A_inst würde PT Timing in slow_new berechnen. Jetzt nur PT unterstützen, DC nicht suport, können Sie berechnen die Summe k-Faktor und set_timing_derate in DC, sondern nur Verzögerung wird durch den Faktor, den Übergang und andere Timing nicht betroffen betroffen. Jetzt bin ich auch herausfinden Lösung.