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syntronik
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Ich habe Probleme, wenn ich whith 80C32 CPU bei 24 MHz zu schreiben in der CPLD Max2 1270 die Chip-Select I für die Anbindung an CPLD 74HC245 verwenden, der Chip-Select ist auch in der CPLD gesendet, und ich las auf der falling_rise aber die CPU-Daten kommen nach einige Nanosekunden, so dass meine Daten nicht bestanden, wenn ich die CPU-Geschwindigkeit zu erhöhen, ist es besser, aber nicht vollständig. Wie kann ich von VHDL verzögern Lesedatenbus mit Hilfe eines (Verzögerung bei CPLD???)?????? im Zusammenhang mit Chip-Select-Eingang CPLD????????????? whithout ändern Hardware in meiner Schaltung Vielen Dank im Voraus Ich habe ein sehr großes Problem, das ich nicht beenden kann mein Projekt jemand haben Lösung???????