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skycanny
Guest
Hallo, alle Jungs mit dem Entwicklungs-Tool von Altera zur Verfügung gestellt, erstellte ich ein LPM DCFIFO wie VHDL, dessen Tiefe 128 und deren Breite 16 Bit. Dann habe ich diese DCFIFO in einer Top-Level-VHDL-Datei instanziiert, und es gibt nur diese eine DCFIFO Komponente in dieser Top-Level-VHDL-Datei. Ich weiß Vorab-Simulation von Modelsim, ist das Ergebnis OK. Nach der Umsetzung der Design auf Cyclone II-Familie Gerät, schreibe ich simulaiton von Modelsim als auch. Allerdings hat die Post Simulationsergebnis einige Probleme. Erstens dauert das erste Wort nach "rdreq" active 2 "rdclk" Uhr. Zweitens, nach "rdreq" inaktiv und wieder aktiv ist, verliert man Daten. Ich habe das gleiche. mit Ausnahme der Cyclone, Stratix Familie Gerät, ist die post-Simulation gut. Also, ich weiß nicht, die resons für diese Problem. Wenn ich diese Problem zu ignorieren, Dosis LPM DCFIFO gut auf tatsächliche Cyclone II-Familie. Jede Hilfe wäre sehr hilfreich!