Problem Mit Vergleichen Signed Anzahl in VHDL

[mohammadyou]

Hallo, ich habe ein Problem mit zu vergleichen unterzeichnet Anzahl in VHDL

 library IEEE; verwenden IEEE.STD_LOGIC_1164.ALL; verwenden IEEE.NUMERIC_STD.signed; Einheit test_compare ist Ende test_compare; Architektur Behavioral_Fl von test_compare ist der Typ Bound_of_Function ist Array (2 downto 0) von signierten (15 downto 0); konstant Bound_Data: Bound_of_Function: = (x "FFF6", x "0000", x "000A"); Signal Net_Test: signed (15 downto 0); Signal Output: std_logic_vector (15 downto 0) ; begin sim: Prozess beginnt Net_Test

 

[FvM]

Wie testen Sie den Code? Mit einem Simulator, der die unterstützt Verzögerung Aussagen, können Sie erwarten eine sich verändernde Ausgang. In synthetisiert Hardware, wird der Ausgang auf 0x8000 aufgeklebt werden.

 

[mohammadyou]

vielen Dank für Ihre Antwort, die ich simulieren diesen Code in ModelSim und meine Ausgabe ist: Ich denke, ModelSim Kompliment meiner Bound_Data (x) und dann vergleichen:! Schock:

 

[mohammadyou]

Ich benutze wait-Anweisung für die Test-Funktionalität von Zeichen zu vergleichen Ich habe Fehler in meinem Code: oops:

 Typ Bound_of_Function ist Array [U] [B] [I] (0-2) [/I] [/B] o [ / U] f unterzeichnet (15 downto 0);

aber ich habe Fehler: cry: und das Out ist: