A
asmer
Guest
Ich benutze Xilinx ise6.2 und modelsim5.8, ich habe schon kompliziert xilinx'libs für ModelSim, aber wenn ich ein Design in POST-Translate-SIMU simulieren, es Dosis nicht funktionieren! warum? : Cry:
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K
keming
Guest
vielleicht, setzen Sie Testbench über die Design-Datei. Sie können Testbench unter dem Design-Datei ablegen und erneut versuchen. gut Glück
7
76890612
Guest
post einige Fehlermeldungen aus?
D
delay
Guest
Sie müssen auch die Karte der Bibliotheken in ModelSim dem Ort, wo sie mit Hilfe vorhanden 'vmap. " Sofern Sie die Bibliotheken Karte wird sowohl simprim und UniSim nicht im eigentlichen Simulation über Verhaltensänderungen zu arbeiten. Delay (Delayed by technology)
J
Johnson
Guest
Es kann eine Version Problem sein?