pls klären meine Zweifel an Signallaufzeit

[m_ratheesh_k]

Hallo, kann jemand pls calrify meine Zweifel Let A & B beiden Eingänge des NAND-Gatter werden. Say Signal A kommt zu dem NAND-Gatter später als Signal B. Um Verzögerungen zu optimieren, der zwei Reihen NMOS Eingänge A & B, welche Sie in der Nähe des Ausgangs würde statt? warum? Dank MRK

 

[tdminion]

'A' braucht, um näher an den Ausgang. Wenn B aktiv wird, dann die Knoten zwischen A und B kann auf '0 entlassen ", so dass, wenn 'A' aktiv wird, den Weg von der" Output "zu verweisen (gnd) nur durch das 1-NMOS-Transistor ist. Das klingt wie eine Hausaufgaben Frage?