Phase der Angleichung in PLL

[coramdeo]

Hallo allerseits. Ich möchte eine PLL zur Frequenzvervielfachung Design. Ich möchte die vervielfältigt Ausgang des VCO, um das Eingangssignal anzupassen. Da jedoch der Ausgang des VCO breitet sich durch den Teiler, kann der Ausgang des VCO nicht richten die Phase des Referenzsignals. Wie kann ich das Problem lösen? Was

 

[khouly]

wenn die PLL in Schloss Staat, der die beiden Frequenzen "Eingänge des Phasendetektors" bedeuten, wenn sie nicht ausrichten werden diese hängt von der Phasendetektor Art einige Arten geben Null-Fehler, wenn sie Phasenverschiebung von 90 Grad haben 1 / 4 Zyklus in der Zeit oder die PLL-u entworfen haben eine statische Phasenfehler so u zu ändern die Art machen es Typ-II PLL, um die statische Phasenfehler absagen müssen

 

[yibinhsieh]

In der Regel legte ich eine Dummy-Verzögerung in Eingangstakt an Verzögerung für Teiler übereinstimmen. Yibin

 

[Wenye]

Es gibt eine einfache Möglichkeit, Nullphasenfehler, die "Zero dely Puffer" ic Nutzung zu erreichen. Es ist eine gemeinsame Einrichtung von manchen manufacter wie ICS, Cypress. Wenn Sie eine von Ihrem Selbst gestalten wollen, dann müssen Sie in Anbetracht der addtional Phasenfehler zwischen dem Referenz-Teiler und Output-Teiler. Eine nützliche Methode, um dieses Problem zu lösen, ist ein "delay line" auf Ausgangsphase entsprechen dem Eingang singal machen hinzuzufügen. Viel Glück! Wenye