parametrisiert Addierbaum in Verilog

H

Hallolo

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Hallo alle Ich habe Interresse eine paranetrized Addierbaum Design versuche, habe ich versucht so zu tun mit mehreren Loops erzeugen, aber was mir auffiel war, dass in der zweiten und dritten Schleife erzeugen vorhergehenden Arbeitstag ersten Ebene Teil der Addierbaum nicht mehr funktioniert. Jeder Vorschlag, wie eine Natter Baum, der eine beliebige Anzahl von Eingängen nehmen kann (als Parameter) zu implementieren. Regards
 

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