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adilsaleem
Guest
Hallo, ich bin versucht, das Clock-Gating-Technik mit dem globalen Takt-Puffer (Virtex-5 FPGA) zu implementieren. Für den Anfang habe ich ein kleines Testprojekt, nur um sich mit dem Funktionieren der BUFGCE, die erforderlich sind, um in den Code instanziiert werden soll. Ich schrieb dieses Testmodul
und es ist Prüfstand
Das Problem ist jetzt, dass der Ausgang des BUFGCE nicht gated Uhr. Es ist genau die Kopie der Eingangstakt. Ich füge die Wave-Fenster. Ich bin Simulation aus ModelSim 6,3 (Verwendung von Bibliotheken (welche ich zum ersten Mal) von Xilinx 10.1webpack kompiliert) Irgendwelche Ideen, was mache ich falsch hier?
Code:
-Modul bufg_test (clk, ce, op); Eingang CLK, ce; Ausgang op; BUFGCE BUFGCE_inst (O (op), / / Clock Buffer-Ausgang CE (CE), / / Clock aktivieren.. . Eingang I (clk) / / Clock Buffer input); endmodule
Code:
-Modul tb_bufg_test (); reg clk; reg ce; Draht op; bufg_test Prüfling (clk (clk.) ce. . (ce), op (op)); anfänglichen beginnen clk = 0; ce = 0; / / wait 100 ns für den globalen Reset # 100 ce = 1 fertig; # 200 ce = 0; # 400; $ stop; Ende immer # 20 clk = ~ clk; endmodule