Modell \ sim Vs Active \ H \ DL

E

eda_wiz

Guest
hallo,
Welche die bessere Wahl und warum?

Ich habe die sowohl fühle ich mich activehdl ist einfach zu bedienen.
Auf jeden Fall möchte ich Ihre Kommentare wissen

tnx

 
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Hallo,

in meinem Job, ich benutze ModelSim.Ich weiß nicht sehr viel über Active HDL, aber ich denke, wenn man etwas von VHDL oder Verilog Modelsim wissen, ist sehr einfach zu bedienen.Sie haben zu lesen, wie man Testbenches unter VHDL oder Verilog zu erstellen, dann Modelsim ist wirklich einfach zu bedienen!

Phytex

 
Hallo,
Modelsim ist für Anfänger schwierig, und activehdl ist einfach zu meistern.sondern als die Simulation performace und Funktion, wird Modelsim stärker als activehdl.Und vor allem, Modelsim signoff Werkzeug, aber nicht aktiv ist.

 
ActiveHDL ist für Anfänger leicht, aber ich denke, Modelsim hat einige spezielle Funktionen.

 
Ich verwende m / o / d / e / l / s / i / m.Es ist sehr gut.
Es hat viele gute Funktionen.
Aber es ist schwierig, es zu lernen.

 
Newbie weniger Zeit zu nutzen ActiveHDL, ver5.1 auch einfach zu bedienen.die meisten kleinen Projekt kann durch ActiveHDL in sehr kurzer Zeit durchgeführt werden.Allerdings ModelSim einer langen Kurve, die schlecht lernen müssen ist, hat man zu stimulieren bauen Tabelle Text-Editor, die sich besonders für Anfänger diffcult.ActiveHDL Stimulierung von Timing-Diagramm.

 
Sie können ActiveHDL und ModelSim nahtlos verbinden.Erstellen Sie einfach alles, was mit ActiveHDL und dann simulieren ModelSim.Es wäre besser, nicht wahr?

 
Ich habe gehört, Côte d'Azur hat Waveform-Editor, manchmal ist es nützlich ist.

 
Ich denke, mit Modelsim können Sie vor und nach der Synthese Simulationen (auch Post-Layout), weil es SDF Backannotation ermöglicht.
Active HDL nicht über diese aber besser für Code-Schreiben als Modelsim
(Templates, ein einfach zu bedienendes Interface).

 
Aktiv ist fast so schnell wie Modelsim und ist viel einfacher zu bedienen.Es hat auch viele Funktionen, die Modelsim nicht.Es ist gleich Modelsim HDL Designer.

 
sisari schrieb:

Ich denke, mit Modelsim können Sie vor und nach der Synthese Simulationen (auch Post-Layout), weil es SDF Backannotation ermöglicht.

Active HDL nicht über diese aber besser für Code-Schreiben als Modelsim

(Templates, ein einfach zu bedienendes Interface).
 
Hallo,
Ja SDF-Simulation ist in @ ctvieHDL möglich, und es ist schneller in der Simulation Geschwindigkeit als Modelsim und hat sehr gute Eigenschaften.Aber ich weiß nicht WARUM ModelSim die beliebte Wahl für Unternehmen ist.Liegt es an den letzten Ruf.

TNX

NB: Eine Simulation mit Modelsim gui ist schwierig.Wenn Sie Kraft ein Signal hoher oder niedriger alle Fenster minimiert automatisch zu erhalten.einen Fall betrachten, wenn man manuell was sind die Eingänge.

Zuerst müssen wir die Reset-Relase dann gelten dann andere Asset-Pins ....
Dies ist mit Modelsim gui für schwierige sicher

Aber @ ctive HDL Sie haben einen Hotkey-Funktion benötigt, um das Signal-Werte aus dem Schlüssel Bord während der simulatio ändern können vor sich geht.

Ich bin nicht mit Skripten, die die Signale deasset geltend zu machen.Trotz all dieser Features ...STIL M0del \ SIM ist der populäre ein whyyyyyyyyyyy

 
Whizkid schrieb:

Hallo,

Ja SDF-Simulation ist in @ ctvieHDL möglich, und es ist schneller in der Simulation Geschwindigkeit als Modelsim und hat sehr gute Eigenschaften.
Trotz all dieser Features ...
STIL M0del \ SIM ist der populäre ein whyyyyyyyyyyy
 
Meine Meinung ist, FPGA-Vorteil ist das Gegenstück zur aktiven hdl, die Design-Eingabe, Simulation und Synthese zusammen gehören durch die Bündelung von HDL Designer, Modell-SIM und Leonardo, aber auch stärker als aktive hdl.

rguo

 
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