Mit MIG-Design für Virtex4 DDR2 SDRAM

[yasamin]

Hallo, ich Konstrukteur bin i zu MIG-Design für Virtex4 DDR2 (Mikron) verwenden wollen, Xilinx seiner MIG-Controller bietet, installiert i MIG v1.72, und erwirtschaftete einen DDR2-SDRAM-Controller, mit Daten Breite 8 mit seinen vorgesehenen Test Bank (Ich habe den Controller mit DCM und Testbench. wenn i simuliert das Design mit ModelSim SE6.0a, die "init_done"-Signal nicht aktiv. Initialisierungssequenz, ist (entsprechend XAPP702 von Xilinx). Die Kalibrierung beginnt bei der Ausbildung Muster, das heißt, eine kontinuierlich oszillierende (1010 ...) pattern.The Controller führt eine kontinuierliche Anzeige aus dem Speicher. Aber es ist nicht nie fertig !!!!! Also das pattern_compare8 Modul Dosis nicht behaupten, die "COMP_DONE"-Signal (das Signal ist immer low). Der Controller zu hängen scheint oder in der DQ-Kalibrierung stecken. Bitte helfen Sie mir.

 

[yx.yang]

Vielleicht gibt es keine Verzögerung für die LUTs verwendet werden, um "DQ-Kalibrierung", wenn RTL sim zu tun. So das DQS-Signal nicht auf den richtigen Punkt verzögert. , Denke ich.

 

[FvM]

Ich bin nicht vertraut mit dem Xilinx Core, aber ich würde erwarten, dass die Kalibrierung manchmal endet mit entweder akzeptieren oder nicht. Dies ist der Fall zumindest mit Kernen von anderen Anbietern. Der Kern Handbuch sollte Staat diese Dinge. Es kann der Fall sein, dass Sie einfach nicht warten, hat lang genug sein, ist DDR2-Kalibrierung eine sehr zeitaufwändige Aktion, bezogen auf übliche Simulation Zeitskalen. Sie haben Zeit für einen Kaffee (mindestens eine), während der Kalibrierung ist die Simulation. Einige Kerne haben eine Option, um die Kalibrierung auf ein einzelnes Bit in der Simulation zu reduzieren, es dauert noch lange.

 

[yasamin]

Ich MIG-Design für Virtex4 DDR1 (Mikron) vor. wenn i simuliert das Design mit ModelSim SE6.0a, war es ok und es gab ein Problem. Aber der Controller zu hängen scheint oder in der DQ-Kalibrierung für DDR2 stecken. Ich warte 400 US für die Simulation. es ist lange genug, weil Basishandbuch Staaten die Kalibrierung beträgt ca. 250us.

 

[venkatesankalidass]

Hallo Yasamin, bin ich auch habe das gleiche, aber in Virtex-5, ist das Problem in den Speicher-Code (Mikron Speicher Kern) und es gibt kein Problem in RTL genearted von MIG so mach dir keine Sorgen versuchen die gleiche Prozedur mit Zypressen Speicher, den Sie wird das Signal zu bekommen, und Sie haben keine weiteren dobut rufen Sie mich an 09943589300 Was Venkatesan

 

[yasamin]

Hallo, ich verstand nicht, Ihren Lösungsvorschlag!:?: Ich habe nur simuliert das Design mit ModelSim (keine der Hardware). So gibt es keine Unterschied zwischen den Zypressen-Speicher und das Micron-Speicher, weil ich nur die Speicher-Modell, die von MIG generiert wird. Wurde Ihr Problem mit DDR2 gelöst? Kannst Du mir mehr? Vielen Dank für Bezug