Mit Design-Compiler für die Synthese

[wisemonkey]

Hallo, ich werde mich mit Design Compiler Design zu synthetisieren. Mein Entwurf enthält `ifdef-` endif Blöcke. Ich kann kompilieren und simulieren sie mit Synopsys VCS als:

 vcs + + definieren filename.v

Das Kompilieren und simulieren würde aber ich kann nicht scheinen, um herauszufinden, wie es zu synthetisieren die gleiche Weise? Vielen Dank für Eingänge

 

[bffgot]

Hallo, können Sie ein. V-Datei sind die "definieren, und fügen Sie diese Datei, um sie des HDC

 

[wisemonkey]

Dank bffgot, sondern kann u bitte erarbeiten ein bisschen? Ich habe noch nie verwendet werden, umfassen vor so darf ich nicht bekommen Idee einfach Danke

 

[bffgot]

Hallo wisemonkey, u hinzufügen können "definieren" eine der möglichen Wert für "ifdef" in einer Datei define.v, dann fügen Sie diese Datei, um sie des HDC

 

[dianin]

Danke bffgot, sondern kann u bitte erarbeiten ein bisschen? Ich habe noch nie verwendet werden, umfassen vor so darf ich nicht bekommen Idee leicht Dank

Sie können eine Datei besteht alle Parameter und fügen Sie dann die Datei innerhalb des RTL-Datei. Zum Beispiel können Sie Parameter GATED_CLK und WIDTH_CH haben, definieren Sie in einer Datei namens test_def.v wie folgt: "definieren GATED_CLK` definieren WIDTH_CH müssen Sie über Datei in Ihrem RTL-Datei enthalten, zum Beispiel Ihre RTL-Datei ist test.v. Fügen Sie folgende Zeile in der test.v: `include" test_def.v "Modul-Test (in, out); ---- - ------ Endmodul Dies DC funktionieren.

 

[wisemonkey]

Vielen Dank Dianin und bffgot. So klingt es wirklich einfach Vielen Dank nochmal Ich werde in dem Bericht, wenn ich einen Block wieder getroffen passieren

 

[chipmonkey]

DC unterstützt ifdef in der RTL-Dateien. Sie können Ihren definiert wie wie Sie es tun in vcs hinzufügen + + zum read_verilog Befehl

 

[wisemonkey]

Dank chipmonkey, Thats wat ich gesucht habe Jetzt kann ich Design mit Test hinzufügen und schließlich Verwendung Include-Datei Btw Ich nehme an, es wäre

 werden read_verilog {Design-Dateien} add + definieren +

Oder ist es

 read_verilog {Design-Dateien hinzufügen + + definieren}

In jedem Fall versuchen werde ich beide. Dank

 

[chipmonkey]

Es gibt kein "add". Befehl wird wie folgt aussehen: {read_verilog Design-Dateien} + + definieren, was Sie brauchen, um zu definieren ersetzen

 

[wisemonkey]

mein schlechtes, Danke für die Korrektur. Ich nahm an, fügen Sie ist ein Teil des Befehls und ja ich weiß, über das Ersetzen Wert