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torontograd
Guest
Hallo, ich bin ein bisschen durch, wie man die maximale Anzahl von zulässigen serielle Transistoren in einem Logik-Gatter in 0,18 (oder Technologie wirklich) bestimmen verwirrt. Gibt es ein Limit? Mein Gedanke wäre, dass, wenn beispielsweise die Anzahl der Reihen PMOS zu groß ist, würde Vout des digitalen Tor nicht hoch genug steigen, um die NMOS-Gate des nächsten in der logischen Pfad zu erregen. Zum Beispiel: ist es möglich, einen 5-Eingangs-NAND-Technologie mit 0,18 erstellen? Wie wäre es mit einem NOR? (Serie PMOS NMOS statt). Wie wäre es mit einem 6 - oder 7-Eingangstor? Wo ist die Grenze? Als Experiment habe ich versucht, dies zu testen in Cadence, zum Beispiel das Erstellen eines einfachen Kette von 3 NMOS-Transistoren, mit einem kleinen Kondensator mit einer anfänglichen Tal von 1,8 V auf der Oberseite des Stapels. Die Simulation zeigt, dass der Kondensator vollständig durch den NMOS-Kette abgegeben wird, um nur teilweise Entladung auf 1,8 V gegenüber - 3 * Vth. Danke für jede Hilfe / Klarstellungen Sie bereitstellen können!