Manual Place und Route

[sandeep_sggs]

Dear all, Kann mir jemand sagen, was ist die Bedeutung des Manual "Place & Route" in Xilinx-Tools (ich benutze xilinx9.1) und wie man es im Detail zu tun! Ist manuellen Prozess wirklich nützlich angesichts der Good Place & Route-Algorithmen in Verkäufer `s Tools eingebettet ist. Ich kann mich irren, bitte korrigieren Sie mich, wenn so ist der Fall! Jeder gute Dokument zu diesem Thema ist willkommen. plz machen es so früh wie möglich ..

 

[pini_1]

Manchmal, wenn Ihr Design eine hohe Auslastung erreicht, kann das Werkzeug haben Schwierigkeiten, den Ort und die Route-Prozess. So etwas Hilfe von den Designer ist nicht erforderlich. Mindestens zwei Ansätze existieren. Eine Möglichkeit ist, manuell den gesamten problematischen Code. Wenn der Code zu groß ist, kann dieser Ansatz zeitaufwendig bei der Fehlersuche und Wartung werden. Ein weiterer Ansatz könnte sein, nur ein wenig Hilfe des Werkzeugs. Hier ist ein Beispiel aus einer früheren Design von mir mit XILINX mit 96% Auslastung. 1. Manuelles Suchen Sie die FF-Geräte der wichtigsten Sequencer in der Mitte. 2. Force alle langsamen Logik wie LED-Logik, um an der Seite werden (weit weg von der Innenstadt). 3. Probieren Sie ein paar Samen und sehen Sie die sortierten Ergebnisse. VHDL / Verilog / XILINX Backend Beispiele unter http://bknpk.no-ip.biz/

 

[farhantariq]

Nun liebe Die Szene ist nur, dass die Hersteller-Maut General tool.ya das ist, was professionell, aber Designer Interaction Machen Sie es genauer und effizienter ist.

 

[sanjay11]

Es hilft immer, wenn mindestens die Gestaltung Blöcke manuell (in der Nähe der jeweiligen IO ist) platziert werden. Es reduziert die Belastung auf das Werkzeug zu einem großen Teil und eine bessere Timing. Nicht jedes Signal und Modul muss manuell bearbeitet werden. Eine Top-Level-manuelle Platzierung von Blöcken (geführte Place & Route) führen zu einer geringeren Laufzeit zu.

 

[victoria_jitesh]

Einige taten und Don'ts TO BE betrachten, während das Place & Route Flip-Flops sind fast frei in FPGAs In FPGAs ist das Gebiet durch ein Design verbraucht in der Regel durch die Menge der kombinatorischen Schaltung bestimmt, nicht durch die Anzahl der ip-ops. Ziel für die Verwendung von 80-90% der Zellen auf einem Chip. Wenn Sie mehr als 90% der Zellen auf einem Chip zu verwenden, dann ist die Place-and-Route-Programm möglicherweise nicht in der Lage sein Verlegen Sie die Kabel an die Zellen zu verbinden. Wenn Sie weniger als 80% der Zellen, dann wahrscheinlich mit: Es gibt Optimierungen, die Leistung zu steigern und immer noch erlauben, das Design auf den Chip passen, oder Sie verbringen zu viel menschliche Anstrengung auf die Optimierung für niedrige Bereich, oder wie möglich versuchen, sicherzustellen, dass alle ip und op nutzen gleichen Takt, dann clock sieht keine Beschränkungen auf, wo der Place-and-Route-Tool stellt ip-ops und Toren. Wenn verschiedene ip-ops verschiedene Uhren verwendet wird, würde dann ip-ops, die nahe beieinander sind wahrscheinlich erforderlich, um die gleiche Uhrzeit zu verwenden. Verwenden Sie nur eine Kante des Taktsignals