Looking for VHDL-Code für Addierer

[sumant.thapliyal]

I NEED ADDER VHDL-Code

 

[avimit]

Lieber Sumant gibt es unzählige Arten von Nattern, was Sie wollen. pls geben. Dennoch fügen ich FULLADDER Code hier Kr, avi http://www.vlsiip.com Library IEEE; Verwenden ieee.std_logic_1164.all; ENTITY FULLADDER IS PORT (A, B, Cin: IN std_logic ; Summe Gericht: OUT std_logic); END ENTITY; ARCHITEKTUR VON funktionelle FULLADDER IS BEGIN PROCESS (A, B, Cin) BEGIN Wenn (Cin = '0 'und A = '0' und B = '0 '), dann Summe

 

[YenYu]

U können auch die Addierer in der COREGEN wenn ur're mit Xilinx

 

[echo47]

Verwenden VHDL's "+"-Operator.

 

[rsrinivas]

Dies wäre die einfachste und die beste Umsetzung. wenn ur mit jedem Synthese-Tool kann der Addierer u folgern, dass (nicht für FPGA allerdings nur für ASIC)

 

[darylz]

benutzen Sie einfach "+"! Addierer ist weit verbreitet in Designs verwendet werden, können Sie nicht Addierer-Modul für ihn überall.

 

[dinaganesh]

Hallo Freund, denke ich u können diesen Code für Volladdierer verwenden! seine einfache Bibliothek ieee; verwenden ieee.std_logic_1164.all; Einheit voll ist Port (a, b, c: in std_logic; Summe tragen: aus std_logic); ist Architektur FULLADDER der vollen Summe beginnen, Ende voll

 

[eng_aq]

Bitte ich brauche die Verilog-Code (HDL) für Full Adder mit Hilfe von CMOS-Technologie