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yx.yang
Guest
Hallo, Freunde treffe ich ein Problem bei der Verwendung von Synopsys Power Compiler Latch auf Clock-Gating zu tun. Ich will cross Taktdomäne Daten, multi-Radweg und Daten vom Chip-Eingang aviod verwendet worden, um Clock-Gating tun können Berechnung. Während Macht Compilers verwenden diese Signal Clock-Gating tun können Berechnung. Da gibt es eine Menge dieser Punkte in meinem Design, kann ich nicht finden, sie aus manaully eins nach dem anderen. Meine Frage: a): Gibt es eine Macht-Compiler commond oder Optionen dies zu erreichen kann? b): Und wie wollen Sie mit diesen Punkt behandeln, wenn Sie Clock-Gating zu tun? Sie zählen diese Punkte Clock-Gating tun können Berechnung? Dank.