kann SystemC-Mix mit Verilog

[maxsnail]

Ich meine, wenn eine Design-Struktur wie: top ist verilog und haben ein Submodul SystemC ist, und das SystemC-Modul haben eine verilog Instanz. jetzt Simulator unterstützen diesen Stil? thank.s

 

[aji_vlsi]

www.noveldv.com [/url]

 

[mssajwan]

ja, ich nehme an. für Instancing verilog im System C u müssen, um einen Wrapper zu machen. und gleichzeitig umgekehrt nehme ich an. aber das wird nicht synthetisierbaren.

 

[beta0]

[Quote = maxsnail] Ich meine, wenn eine Design-Struktur wie: top ist verilog und haben ein Submodul ist SystemC, und das SystemC-Modul haben eine verilog Instanz. jetzt Simulator unterstützen diesen Stil? thank.s [/quote] Viele Simulator kürzlich Version unterstützt diesen Stil wie NC, ModelSim

 

[sumit_techkgp]

Ya es kann sehr gut durch nc getan werden