Ist PCI Parität haben die C nehmen / BE # berücksichtigt?

[buenos]

hallo. wenn ich eine PCI-Target-Schnittstelle haben, und ich will es lesen, dann das Ziel erzeugt die Parität auf den PCI-Bus. hat es die C nehmen / BE # berücksichtigt? oder nur die AD? da das Ziel doesnt generieren C / BE #-Signale, nicht vom Initiator kommen.

 

[swapnil_vlsi]

Parität ......... gültig Parität von # cbe Signal durch Soll-Zustand Maschinen-und AD-Signale von externen Master-Modul bereitgestellt berechnet ............... hey you hav pci Code VHDL / Verilog .... kann u mailme auf swappy.best @ gmail.com viele thx in adv in mir schicken

 

[buenos]

Ziel doesnt generieren CBE. AD ist das Ziel während liest generted. Ich schrieb Ihnen die linx für die Projekte, mit Verilog-Codes. Jusst Herunterladen aus dem Internet. [Size = 2] [color = # 999999] Hinzugefügt nach 11 Minuten: [/color] [/size] http://www.opencores.org/cvsget.cgi?module=pci&tag = [ url] http://www.opencores.org/cvsweb.shtml/ [/url] http://projects.varxec.net/raggedstone1?s=7seg http://www .latticesemi.com/products/intellectualproperty/ipcores/32bitpcitarget.cfm Bitte laden Sie es, und dont mich bitten, ihn zu euch senden. [Size = 2] [color = # 999999] Hinzugefügt nach 1 Minuten: [/color] [/size]