Ist "FOR-LOOP" stat unter Xilinx xst synthesizabl

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xtcx

Guest
Ich versuchte verschiedene Mittel auf "for-Schleife" für nur Simulation zu machen, aber leider gab es keine Ergebnisse. Alle Aussagen, die innerhalb der Schleife deklariert werden, ist immer auch nach der ständigen Regeln wahr. Für z. B. für i in (WIDTH-1) TO 1 LOOP wo width integer ist: = 5 Die Schleife wird niemals enden ... Bitte Experten helfen !.... Ich werde biete meinen Beispielcode wenn nötig ...! coz Ich bin am meisten enttäuscht moment.Thanks !......
 
[Quote = xtcx] FOR i in (WIDTH-1) TO 1 LOOP wo width integer ist: = 5 Die Schleife wird nie beendet ...[/quote] schreiben (WIDTH-1) downto 1 statt (WIDTH-1) TO 1 gebe ich dir kleine Prozess, um ihn zu überprüfen ... beginnen für i in 5 downto 1 Schleife Bericht "Dies ist" & integer'image (i) & "Iteration"; end loop; report "Ich stieg aus der Schleife .."; warten; end process; FOR-Schleifen werden in der Regel synthetisierbaren, aber nicht while-Schleifen. FOR-Schleifen Schleife nach einer Schleife Variable, die eine ganze Zahl oder einen Aufzählungstyp werden soll. Die Schleifenvariable muss nicht deklariert werden. Hinsichtlich ..
 
Ich grundsätzlich zustimmen, außer für die Bewertung der while-Schleife unsynthesizable. Diese beiden Konstrukte sind offensichtlich synthetisierbaren:
Code: 
 i: = 0, während i
 
Nun habe ich nie gesagt while-Schleife nicht synthetisierbaren. Ich sagte: "in der Regel für sich synthetisierbaren, ist dies nicht der Fall mit while-Schleife." , während sind anfällig für unendliche Hardware (was nicht möglich ist fast) geschlossen werden. wenn eine while-Schleife in Richtung endlichen Hardware Regie wird dann Synthese-Tool wird sicherlich folgern die Hardware entsprechend.
 
Ja Ihre ganz korrekt, aber genau das hast du nicht sagen, ob eine WHILE-Schleife konnte überhaupt synthetisierbaren. Wenn Sie den HDL bezogen Diskussion im Forum zu folgen, haben Sie eine beträchtliche Menge von Missverständnissen und offensichtliche Fehler bemerken. So wollte ich klären, dass es könnte werden synthetisierbaren.
 
Agree ...!! Für diejenigen, die nicht durch mit der Synthese-Konzepte ... wir müssen es explizit zu erwähnen ..
 
Sehr geehrte Kvingle,
Prozess für i beginnen in 5 downto 1 Schleife Bericht & integer'image (i) & "Iteration", "das ist"; end loop; report "Ich stieg aus der Schleife .."; warten; End-Prozess ;?
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Es scheint ein Fehler, den ich nicht beheben kann oder verstehen ... Bitte helft mir ... Auch wenn die Ausgabe überprüfen ?.... In Testbench oder ModelSim ... I don ' t wissen, was Werkzeug und Ausführung euch verwenden, aber ich erhalte keine Verbesserungen .... Sie bieten konnte eine Probe For-Schleife Programm, das Sie gearbeitet haben?, so dass ich benutzen und testen das Ergebnis ... . Meine Version ist Xilinx ISE 8.2i Stiftung edition.please mir helfen in clarrify diesen Zweifel, beschränkt dies meine Programmierebene erwünscht! ...
 
Ok.xtcx. Ich habe vorausgesetzt, Sie Code für das Verständnis der Zweck only.its nicht synthetisierbaren. schreiben alle kleinen Entity-Architektur pair.Copy diesen Prozess und die Ausgabe auf dem ModelSim Befehl prompt.you wird verstehen, wie oft die Schleife ausgeführt und bekommt, wenn man aus ihm werden. Change 'downto' to 'auf' und sehen, was Fehler im Code. (Diese kleinen und Big Endians .... watch'em) Hoffe, das ist klar ... [Size = 2] [color = # 999999] Hinzugefügt nach 45 Minuten: [/color] [/size] Code für Sie .... [Size = 2] [color = # 999999] Hinzugefügt nach 2 Minuten: [/color] [/size] Code
 
Vielen Dank kvingle !.... Ich werde den Code zu sehen und check it out ... Jedenfalls weiß ich nicht, wie man modemlsim in der Eingabeaufforderung arbeiten .... ich werde es zu sehen und Antwort ... Dank Freund !.....
 
Nicht statische Schlaufen sind nicht synthetisierbaren, wo als statische Schleifen ohne Zeitsteuerung systhesizes als kombinatorische ckt, statische mit Zeitsteuerung synthetisiert als sequenzielle cks
 
Dear "madhavisai",
Nicht statische Schlaufen sind nicht synthetisierbaren, wo als statische Schleifen ohne Zeitsteuerung systhesizes als kombinatorische ckt, statische mit Zeitsteuerung synthetisiert als sequenzielle cks
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Ich könnte es lesen, aber ich kann nicht verstehen, es, dass precisely.Could Sie bitte erarbeiten sie mit einem kleinen Code, wenn möglich? ... Deine Hilfe wird dringend erwartet und geschätzt !.... Dank !.... Sehr geehrte Kvingle, hingerichtet ich den Code, und es ist wahr, wie Sie, dass es Ergebnisse in einigen Warnung und die Schleife, wenn ich weglassen endet sagte: "DOWNTO" in FOR-Schleife. Ich kann verstehen, dass die FOR-LOOP wie Sie bereits erwähnt .... Aber wie diese Simulation ist gonna in Echtzeit-Codierung helfen ?.... Gibt es eine possiblilites, dass diese Schleife für Echtzeit-Codierung verwendet werden könnten? Habe funktioniert. ... Vielen Dank
 
[Quote = kvingle] Ich habe vorausgesetzt, Sie Code für das Verständnis der Zweck only.its nicht synthetisierbaren. [/Quote] Ja for-Schleifen sind oft in coding.When Sie dieselbe Art von Hardware zu replizieren. Es ist auch in Prüfständen für die Simulation verwendet. Und hast du die Eingabeaufforderung ... Sie müssen nicht alles gibt nur die Ausgabe zu tun.
 
Hey on ya kommen ... Ich habe nicht das Programm für die real-time versucht, aber wenn ich die Syntax für mein Programm zu verwenden, verstehe ich nicht den genauen Ausgang .... Das ist die Anweisungen innerhalb der for-Schleife scheint immer ausführen .... ich dies mit einer kleinen LED-Programm überprüfen versuchte so, dass ich das LED zu 5-mal durch einfaches Notieren Sie die Ausgabe 10 mal so .., Blitz gemacht -------- ---------------------------- PROCESS VARIABEL REG: std_logic: = '0 ', denn ich BEGIN in 10 downto 0 LOOP reg: = NOT (reg); führte
 
err ... Nun müssen Sie verstehen, dass dies nicht c programming.Whatever schreiben Sie schafft Hardware im Inneren des Chips. Stell dir vor, was passieren wird, wenn Sie Ausgang des Wechselrichters an seinem Eingang anschließen ...? Ihr Design rein kombinatorischen ... so nicht in Frage blinkt die LED, weil die Schleife in wenigen delta Verzögerungen ausgeführt werden sollen ....( nicht real-time) i würden Sie vorschlagen, um für ein paar gute Buch über Synthese mit VHDL zu gehen .. Was ...
 
Eine blinkende LED in synthetisierbaren Code muss immer auch eine Eingangstakt und einen Taktteiler jeweils einen Zähler, MHz Taktfrequenz reduziert sich spürbar Hz Größenordnung, was bedeutet, mindestens 20 Zähler Bit. Ich denke, blinkende LEDs Beispiele auf dem Forum vor sollten besprochen worden, aber ein VHDL Lehrbuch zu lesen ist möglich, die beste allgemeine Wahl.
 
Hallo Kvingle, abkühlen ya .... ich bin durch "VHDL-Programmierung anhand von Beispielen" AUTOR Michael Douglas, sowie "RTL-Design mit VHDL" von PONG gehen. Nun, das Problem der Compiler version.I bin mit XST ist, aber das Buch hat sich für einige andere Synthesizer geschrieben worden, ich denke nicht das name.Even, wenn es nicht der Fall, nur Loop-Beispiele und Simulation-based Operationen werden haben in viele Bücher gegeben nicht die real-time-Operationen, die, wie sie in Hardware verhalten zum Beispiel ist ...... und damit die Verwirrung .... Sorry für meine kleine Schädling !.....: D Und FVM, hatte ich schon versucht, indem die Uhr auf wenige Hz auf die for-Schleife laufen, aber hoffentlich ist es nicht!, hörte ich es von einigen meiner Freunde, dass FOR-LOOP synthetisierbaren ist, aber nur für SIMULATION Zweck, nicht für REAL -TIME ... Ich dachte, u-Experten in Ihrer Codierungen können verwendet habe und daher bat ich um Vorschläge ... Vielen Dank für Ihre Reaktion des Patienten !....
 
Ok. Ich werde ein Beispiel für synthetisierbaren for-Schleife geben .. siehe diese Schleife berechnet die Parität eines 32-Bit-Vektor. zusammen mit der Datei habe ich angehängt ein Kinderspiel von Hardware ergab aus dem Code. können Sie sehen, es ist ein 32 Eingangs-xor. synthetisieren und zu überprüfen auf Ihrer Seite.
 
[Quote = xtcx] Ich habe es von einigen meiner Freunde, dass FOR-LOOP synthetisierbaren ist, aber nur für SIMULATION Zweck, nicht für REAL-TIME ...[/quote] Ich mag deinen Freunden oxymorons.BTW, was meinst du mit sythesizable aber nur für die Simulation . Diese VHDL-Codes wird so primitiv in der Natur i dont think ein anderes Werkzeug wird es zu verstümmeln. Nachdem alle, wie sie sagen VHDL ist tragbar.
 
Okay, okay, lass meine Freunde gehen ... Arme von them.Ok Ich werde den Code versuchen, Ihnen das Ergebnis zurück bald ....
 
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