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Guest
Hallo Gurus,
Im FPGA-Design, wird die statische Timing-Analyse (STA) zur Verringerung Funktionale Simulation vetor Menge?Ich habe gelesen, wie statments in einem Vortrag als "STA Analysen alle möglichen Pfade in einem Design, das von Hand machen würde viel Zeit und Mühe."Meine Frage ist, ob funktionale Simulation Ziel ist es, aktiv alle möglichen Wege?Wenn ja, wie macht STA helfen?Wenn nein, kann STA die die gleiche Arbeit, die getan werden könnte, nur durch die Förderung von einigen bestimmten funktionellen Simulation Vektoren? Außerdem habe ich keine, dass alle möglichen Pfade haben Bedeutung für meinen Fall.Das ist zu sagen, ein paar Pfade wird nie aktiviert Wort in Echtzeit, so dass in diesem Fall hat die STA noch einen Sinn?
Vielen Dank für jede Aufforderung.
<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Surprised" border="0" />
Im FPGA-Design, wird die statische Timing-Analyse (STA) zur Verringerung Funktionale Simulation vetor Menge?Ich habe gelesen, wie statments in einem Vortrag als "STA Analysen alle möglichen Pfade in einem Design, das von Hand machen würde viel Zeit und Mühe."Meine Frage ist, ob funktionale Simulation Ziel ist es, aktiv alle möglichen Wege?Wenn ja, wie macht STA helfen?Wenn nein, kann STA die die gleiche Arbeit, die getan werden könnte, nur durch die Förderung von einigen bestimmten funktionellen Simulation Vektoren? Außerdem habe ich keine, dass alle möglichen Pfade haben Bedeutung für meinen Fall.Das ist zu sagen, ein paar Pfade wird nie aktiviert Wort in Echtzeit, so dass in diesem Fall hat die STA noch einen Sinn?
Vielen Dank für jede Aufforderung.
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