Impuls-Stromaufnahme von CMOS

[Martin Laabs]

Hallo,

wie wir alle wissen beschränkt sich die Stromaufnahme bei CMOS
(hauptsächlich)
auf die Umschaltmomente. Ich wüste nun gerne wie hoch so ein Stromimpuls
ist und ob man ihn irgendwie aus den Daten des Datenblattes abschätzen
kann.

Ich dachte in etwa so: ImpulsI=Gesammtstromaufnahme*Impulssteilheit*Takt
oder so ähnlich.

Nur fehlen mir dann die Angaben zu der Impulssteilheit die sicher von
der CMOS Technologie in der gefertigt wurde abhängig ist. Oder gibt
es richtwerte? Oder muss ich lieber selber messen (wobei sich dann mir
die Frage stellt wie ich das machen soll weil ich ja keinen großen
Shunt benutzen kann)

Der Hintergrund ist das ich zu den Abblockmaßnahmen etwas rechnen möchte
um einfach mal ein Gefühl für über- und untertriebenen Aufwand zu
bekommen.

Dazu suche ich auch noch ein Feldsimulationsprogramm für Linux .. hat da
jemand eine Idee?

Danke
Martin Laabs

 

[Dieter Wiedmann]

Martin Laabs schrieb:

Ich wüste nun gerne wie hoch so ein Stromimpuls
ist und ob man ihn irgendwie aus den Daten des Datenblattes abschätzen
kann.

Das hängt vom Bahnwiderstand der MOSFET-Paare am Umschaltpunkt ab,
relevant sind oft die Ausgänge, insbesondere wenn sie einigen Strom
abkönnen. Abschätzen kann mans anhand der Datenblattangaben zu Rds(on)
(über Ausgangsspannung unter Last).


Gruß Dieter

 

[Peter Reiter]

wie wir alle wissen beschränkt sich die Stromaufnahme bei CMOS
(hauptsächlich)
auf die Umschaltmomente. Ich wüste nun gerne wie hoch so ein Stromimpuls
ist und ob man ihn irgendwie aus den Daten des Datenblattes abschätzen
kann.
Hallo Martin!

Ich habe einmal eine AppNote bei TI gesehen die deine Fragen
beantworten müßte.
Leider finde ich auf meinem Rechner keinen Hinweis auf diese AppNotes
mehr und daher mußt du dich selber auf die Suche begeben.

HTH
lg
Peter Reiter

 

[Rafael Deliano]

Oder muss ich lieber selber messen
Testgeräte für ICs machen das angeblich per Spule um den Pin

der das IC an Vcc kontaktiert.
Aber bei 74HC und 5V Versorgung würde ich vermuten, daß 0,25V
Einbrüche durch ohmschen Widerstand zu Meßzwecken wohl noch
unkritisch sind. Was man sehen wird sind Spikes die um so breiter
werden je schlapper die Flanken am Eingang sind.

Der Hintergrund ist das ich zu den Abblockmaßnahmen etwas rechnen
möchte
Angeblich wurde anno NMOS tatsächlich in manchen Firmen abhängig

von der durchschnittlichen DC-Stromaufnahme nachgerechnet wie groß
der zugehörige Kerko z.B. an einem 8fach-Bustreiber sein musste.
Ich bezweifle aber daß Rechnen viel Sinn macht.
Spectrum-Analyzer nehmen und geeigneten Aufnehmer der auf
Magnetfeld reagiert über Orginalleiterplatte führen könnte
einfacher sein.

MfG JRD

 

[MaWin]

Martin Laabs <98malaab@gmx.de> schrieb im Beitrag <opscmqtuqyor2fvh@news.individual.net>...

Ich dachte in etwa so: ImpulsI=Gesammtstromaufnahme*Impulssteilheit*Takt
oder so ähnlich.
Der Hintergrund ist das ich zu den Abblockmaßnahmen etwas rechnen möchte
um einfach mal ein Gefühl für über- und untertriebenen Aufwand zu
bekommen.

Genau so ist es. Bei kleinen CMOS-ICs steht Stromaufnahme/Taktfrequenz

im Datenblatt, meist als Diagramm, und wenn bei 1MHz die Stromaufnahme
100mA betraegt, traegt ein Umschalten dazu 100nA bei. Zwar sagt das nur
was über die Energie in Joule aus, weil physikalisch der Strom beim
Umschalten als kurzer Impuls laeuft, aber die Zuleitung (auf dem Chip,
im Chip, bis zum Kerko) ist zwangsweise induktiv und verschleift damit
sowieso den Impuls, bis hin zum KerKo.
Man rechnet also, wie weit sich der KerKo durch die Joule (Coloumb)
entlaedt. Macht aber auch wenig Sinn, weil schnell viele Impulse
nacheinader kommen. Die
de.sci.electronics FAQ: http://dse-faq.elektronik-kompendium.de/
schlaegt also vor, den Spannungsabfall durch ZU LANGSAMES NACHLADEN
wegen die Induktivitaet der Versorgungsspannungsleitung zu berechnen,
in dem man die umgeschaltete Lastkapazitaet als Anhaltspunkt nimmt,
was denn an Strom verbraucht wird.

Erst Prescott-Pentiums brauchen mehr Dauerstrom als Impulsstrom,
weil bei 90nm die Strukturen wohl alles andere als isolieren.
--
Manfred Winterhoff, reply-to invalid, use mawin at despammed.com
homepage: http://www.geocities.com/mwinterhoff/
Read 'Art of Electronics' Horowitz/Hill before you ask.
Lese 'Hohe Schule der Elektronik 1+2' bevor du fragst.

 

[Oliver Bartels]

On Thu, 12 Aug 2004 19:28:32 +0200, Martin Laabs <98malaab@gmx.de>
wrote:

Nur fehlen mir dann die Angaben zu der Impulssteilheit die sicher von
der CMOS Technologie in der gefertigt wurde abhängig ist. Oder gibt
es richtwerte? Oder muss ich lieber selber messen (wobei sich dann mir
die Frage stellt wie ich das machen soll weil ich ja keinen großen
Shunt benutzen kann)
Wenn man durch Messen vernünftige Aussagen gewinnen möchte,

hängt es natürlich immer von der internen Beschaltung des IC's ab:
a) was und wieviel schaltet um
b) welche internen Abblockmassnahmen wurden getroffen.

Es ist z.B. durchaus üblich, in der Standardzellentechnologie jeweils
links und rechts am Ende der Versorgungs-Schienen Zellen einzubauen,
welche (sehr kleine) Abblockkondensatoren darstellen. Wenn man dann
noch die Induktivität des Bonddrahtes dazunimmt, sagt eine Messung
eines einzelnen Umschaltvorgangs bei halbwegs moderner IC-Technologie
nicht mehr viel aus.

Deshalb wird vom Halbleiterhersteller meist ein Diagramm Taktfrequenz
versus Stromaufnahme geliefert, wer in das IC-Design auf Maskenebene
einsteigt, erhält zudem Daten über typische R_ds und Kapazitätswerte,
aus denen sich dann der Stromfluß beim Umschalten errechnen läßt.
Ein wesentlicher Punkt sind dabei aber auch die Leitungslängen und
die jeweilige Leitungsebene (Schichtdicke) sowie das Wissen um das,
was darunter und darüber liegt. Denn die Leitungen machen einen
Gutteil der Kapazität aus, die umgeladen werden muss.

Der Hintergrund ist das ich zu den Abblockmaßnahmen etwas rechnen möchte
um einfach mal ein Gefühl für über- und untertriebenen Aufwand zu
bekommen.
Hmm, bei den Wunsch-IC's Widerstand in Zuführung und mit Oszi messen

geht IMHO schneller und bringt mehr als die ganze Rechnerei mit
Parametern, die man bei zugekauften IC's eh' nicht annähernd genau
kennt.

Alleine wegen der Bonddraht- und Leiterbahnen-Induktivität finde ich
es eh' immer lustig, wenn Abblock-Fetischisten 100 Kondensatoren
für ein IC spendieren ;-)

Die Situation ist nämlich die:
- bei niedrigen Frequenzen reichen eh' wenige größere Abblock-C's
- bei hohen Frequenzen muss man wegen der Induktivität der Zuführung
schon sehr dicht an den Verbraucher herankommen, was oftmals rein
mechanisch vereitelt wird
- die Zuführungsinduktivität läßt sich durch eine *Power-Plane*
*dramatisch* reduzieren, aber dann braucht es per Definition nicht
mehr viele kleine Abblock-C's, es reichen wenige einer guten
*Staffel* richtig platziert.
( Das Thema ist, dass nicht jeder C-Wert jede Frequenz gleich gut
abblockt. Große Kondensator-Werte können mit hohen Frequenzen
wenig anfangen, wobei SMD Keramik schon sehr genügsam ist,
selbst 1nF Teile arbeiten laut NWA bis in den GHz-Bereich,
bedrahtete Teile sollte man heutzutage jedoch schnell vergessen. )
- weil die Halbleiterhersteller das wissen, bauen sie selber primäre
Abblock-C's ein, die dann nur gut nachgeladen werden müssen.
Dazu reicht eine wohldosierte Menge an Kerkos an der *richtigen
Stelle* der Power Plane.

Gruß Oliver

--
Oliver Bartels + Erding, Germany + obartels@bartels.de
http://www.bartels.de + Phone: +49-8122-9729-0 Fax: -10

 

[Martin Laabs]

Am Fri, 13 Aug 2004 11:39:34 +0200 schrieb Oliver Bartels
<spamtrap@bartels.de>:

On Thu, 12 Aug 2004 19:28:32 +0200, Martin Laabs <98malaab@gmx.de
wrote:

Deshalb wird vom Halbleiterhersteller meist ein Diagramm Taktfrequenz
versus Stromaufnahme geliefert

Das heist in der Konsequenz das ich hoffe das meine Zuleitungsinduktivität
gering genug ist und ich mich nur darum kümmere das meine
Abblockkondensatoren
schnell genug nachgeladen werden.

Alleine wegen der Bonddraht- und Leiterbahnen-Induktivität finde ich
es eh' immer lustig, wenn Abblock-Fetischisten 100 Kondensatoren
für ein IC spendieren ;-)

Aber wenn es z.B. 50 Versorgungsspannungs Pins gibt ..

- die Zuführungsinduktivität läßt sich durch eine *Power-Plane*
*dramatisch* reduzieren, aber dann braucht es per Definition nicht
mehr viele kleine Abblock-C's, es reichen wenige einer guten
*Staffel* richtig platziert.

Wie hoch ist denn die Induktivität einer Power Plane? Oder kann man
das nicht sagen weil es von dem Ort der Einspeisung bzw. dem Ort
des Verbrauchers abhängt.

selbst 1nF Teile arbeiten laut NWA bis in den GHz-Bereich,

Das schaut aber in den Datenblättern von den Herstellern anders aus.
Wenn ich mir z.B. bei Farnel einen 0603 X7R 1nF Kondensator raussuche
liegt die Resonanzfrequenz bei 200Mhz.

Dazu reicht eine wohldosierte Menge an Kerkos an der *richtigen
Stelle* der Power Plane.

Und wo sind die richtigen Stellen?

Tschüss
Martin L.

 

[Martin Laabs]

"MaWin" <me@privacy.net> writes:

Martin Laabs <98malaab@gmx.de> schrieb:

Man rechnet also, wie weit sich der KerKo durch die Joule (Coloumb)
entlaedt. Macht aber auch wenig Sinn, weil schnell viele Impulse
nacheinader kommen.

Naja. Es macht schon Sinn wenn man annimmt das der Kondensator
schlagartig um die Energie x entladen wird und man dann den Rest
der Stromversorgung dahingehend untersucht das die minimale
Betriebsspannung des Chips nicht unterschritten wird.

schlaegt also vor, den Spannungsabfall durch ZU LANGSAMES NACHLADEN
wegen die Induktivitaet der Versorgungsspannungsleitung zu berechnen,
in dem man die umgeschaltete Lastkapazitaet als Anhaltspunkt nimmt,
was denn an Strom verbraucht wird.

Ja. Das klingt gut. So werde ich es machen. Die Impulse kann man ja
theoretisch als Diracimpuls ansehen und ist immer auf der sicheren
Seite. (So man die Induktivität von Chip zu Kondensator vernachlässigen
kann)

Die Chip Entwickler werden ja nicht doof sein und fordern das
der Kondensator höchstens 1.5mm von dem Pin entfernt sein darf.

Kann man dahingehend sagen das breitere Leiterbahnen eine geringere
Induktivität haben?

Tschüss
Martin L.