Ich habe eine Frage zu # Delay!

[Daniel M.E. Lee]

Während ich mein Design zu simulieren, treffe ich ein paar Probleme. In meinem RTL-Code (Verilog), ist es # Verzögerung Aussage wie wie unten. zuweisen Nr. 1 DMAReady = iDMAReady; Am Welle Betrachter hat DMAReady Signal unbekannten Wert. Haben Sie Erfahrungen darüber, Freunde? Gibt es im Zusammenhang Werkzeugs Option? FYI, ich bin mit Verilog-HDL als RTL-Code, ncverilog wie Compiler und Verdi als Simulator. Plz help me!! Vielen Dank für das Lesen meiner Post!

 

[quan228228]

pls löschen INC * Verzeichnis in Ihrer Simulation Verzeichnis, dann wieder zu laufen. Es ist nicht deine Schuld Code. Es ist nur ein Bug für NC-Verilog. irgendwann müssen Sie löschen die alten Dateien und Verzeichnisse von früheren Simulation erzeugt. David

 

[Daniel M.E. Lee]

Ich fand den Grund, warum # Verzögerung nicht funktioniert. Wenn wir # Verzögerung verwenden, heißt es wir Zeit, wie # 1, # 30 und etc. Aber wenn wir nicht beschreiben Zeitskala, ncverilog kann mich nicht entscheiden, wie oft es zu verzögern. Also müssen wir wie wie folgt beschreiben. `Zeitskala 1ns/10ps oder andere Einheit Wie auch immer, ich danke Ihnen für Ihre Hilfe, David.

 

[nileshprasad]

Vielen Dank! .. Daniel