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reyge
Guest
Was sind die Überlegungen bei der Kodierung verilog bekommen Signale außerhalb einer FPGA-Karte?
Ich bin ein Code, der die Durchführung eines Eingangssignals entweder innerhalb oder außerhalb des FPGA wird (eigentlich kommen auch aus einem anderen FPGA-Board).So kann der Benutzer wählen, ob Sie einen internen oder externen Eingang haben.Wenn jedoch die externe Eingang gewählt ist, wird die Ausgabe anders ...Ich gehe davon aus, dass die externe Verbindung in Ordnung ist ...Ich habe Puffer am Eingang und ich habe, glaube ich, ein voll synchrone Design ..Was könnte ich eventuell fehlen?
thanks a lot!
Ich bin ein Code, der die Durchführung eines Eingangssignals entweder innerhalb oder außerhalb des FPGA wird (eigentlich kommen auch aus einem anderen FPGA-Board).So kann der Benutzer wählen, ob Sie einen internen oder externen Eingang haben.Wenn jedoch die externe Eingang gewählt ist, wird die Ausgabe anders ...Ich gehe davon aus, dass die externe Verbindung in Ordnung ist ...Ich habe Puffer am Eingang und ich habe, glaube ich, ein voll synchrone Design ..Was könnte ich eventuell fehlen?
thanks a lot!