Hilfe im FPGA und Verilog

[reyge]

Was sind die Überlegungen bei der Kodierung verilog bekommen Signale außerhalb einer FPGA-Karte?

Ich bin ein Code, der die Durchführung eines Eingangssignals entweder innerhalb oder außerhalb des FPGA wird (eigentlich kommen auch aus einem anderen FPGA-Board).So kann der Benutzer wählen, ob Sie einen internen oder externen Eingang haben.Wenn jedoch die externe Eingang gewählt ist, wird die Ausgabe anders ...Ich gehe davon aus, dass die externe Verbindung in Ordnung ist ...Ich habe Puffer am Eingang und ich habe, glaube ich, ein voll synchrone Design ..Was könnte ich eventuell fehlen?

thanks a lot!

 

[avimit]

Hallo,
Ich frage mich, wie häufig Sie arbeiten.Ist der Weg von der äußeren Welt Treffen Sie Ihre Timing-Anforderungen?Die Chancen sind die externen Signalfrequenzwandler kann viel Zeit verbrauchen, um Ihr Design zu erreichen, und dürfen nicht in den Takt Sie gehen davon aus, es verwendet werden kann.
Sie "denken", dass Ihr Design sync ist.Aber was, wenn es nicht synchronisiert werden.Die Chancen sind, werden Sie unerwartete Ergebnisse erhalten, wenn die externe siganl ist nicht synchron mit der Uhr.
Kr,
Avi
http://www.vlsiip.com

 

[reyge]

den Weg von der Außenwelt ist ein IDE-Kabel nur ca. 6 cm und mein Master Clock ist 50MHz ..Ich nehme an, das IDE-Kabel kann diese Frequenz ohne Fehler rechten Griff?