Hilfe für die NC-Verilog

[Aigneryu]

Ich versuche, nc-verilog statt Verilog-XL, aber wenn ich benutze Typ "ncverilog top.v cell.v" als das, was ich tat in Verilog-XL Simulator arbeitet nicht, wenn ich starten Typ "ncverilog top.v cell.v + Zugang + r "Außerdem, wenn ich eine Zelle legen basierend lib cell_lib.v zur Simulation ausgeführt haben, schreibe ich" `USELIB file = / pfad / cell_lib.v" in meinem Netzliste und Verilog-XL läuft gut, während ncverilog werden nicht mit bestimmten Warnmeldungen laufen. In der Tat fand ich, dass sobald ich die USELIB Syntax in meine Netzliste, die ncverilog nicht starten. Wie kann es so sein? Kann mir jemand helfen? oder zeigen Sie mir ein paar Beispiele zu nc-Verilog in Befehlszeile-Modus verwenden.

 

[aramis]

Es ist seltsam, darf ich Ihnen eine Frage stellen? welche Version von ncverilog verwenden Sie?? und ich denke, `USELIB ist die Syntax von Verilog-XL statt verilog so überprüfen Sie Ihre Dokument ncverilog um herauszufinden, wo diese. neben, statt mit "USELIB Syntax verwende ich immer"-y Weg lib "als Eingang ncverilog Befehl, es funktioniert gut in der Vor-sim! Glück