[HILFE] DC Synthese Problem

[david2006]

wenn i DC verwenden, um ein Top-Modul zu synthetisieren: Modul TOP (I2C_01H [1], I2C_01H [3], I2C_01H [2 ],...); ... endmodule nach der Synthese: das Modul wird: Modul TOP (Port1, Port2, Port3 ,...); ... endmodule DC hat die Top port_names geändert! Ich möchte den ehemaligen port_name nach der Synthese zu erhalten., So dass es sein wird bequem Simulation. Existiert sie DC Befehle an den port_name zu bewahren? Vielen Dank.

 

[stevepre]

Das Problem ist, den Hafen für Ihr TOP ist eine partielle eines Vektors wählen, das ist eigentlich nicht gut in Verilog. So Synthese-Tools automatisch ändern Sie es in ein freundlicheres Format sein. Warum haben Sie diese Art von Häfen in erster Linie?

 

[funzero]

DC hat einen Befehl change_name_rules. Sie verweisen können.