Hilfe benötigt - Xilinx Spartan 3 Kit

A

adilsaleem

Guest
Kann bitte jemand herausfinden, was man möglicherweise falsch mit dem Code? Ich kompiliere und synthetisieren sie in Xilinx 6.1 für Spartan 3 -Kit, nach der Synthese zeigt es alle I / Os in der RTL-schematisch. Aber wenn ich es versuchen Karte auf dem FPGA mit . Ucf Datei nicht erkennt Eingänge und geben Fehler
 
Was ist die Fehlermeldung? Was ist in Ihrem UCF-Datei? Wir müssen Ihr HDL-Dateien zu sehen. Wenn Sie nicht über einen UCF-Datei, funktioniert es ohne Fehlermeldung abgeschlossen? Sie sind in der Lage, andere Projekte erfolgreich zu bauen, oder ist dies Ihr erstes Projekt?
 
Das ist nicht mein erstes Projekt, ich benutze es für eine ganze Weile. Das. Ucf Datei geben Fehler "kein Netz (se)" für die Linien, wo ich die Eingänge angegeben haben. Denke ich. VHD-Dateien sind nicht erlaubt, hier hochgeladen werden. Ich werde versuchen, es Ihnen per Email.
 
Versuchen Sie herauszufinden, was ist der Unterschied zwischen Ihrer früheren erfolgreichen Projekten und aktuellen lästig Projekt. Ich habe Verilog Kerl bin, so darf ich haben Probleme mit Ihrem VHDL. Allerdings kann jemand anders vielleicht helfen. Wenn Ihr VHDL und UCF sehr kurz sind, können Sie sie in Ihre Nachricht mit "Code"-Tags einfügen, damit es leichter zu lesen. Oder Sie können zip ein paar kleine Dateien und fügen Sie es, um eine Nachricht.
 
Hallo adilsaleem, hatte ich kein Problem Synthese Ihr VHDL und UCF-Dateien. Alle Ihre UCF Pinbelegungen hat gut funktioniert. Vielleicht ist Ihr Projekt ISE-Einstellungen falsch sind, oder vielleicht haben Sie eine gebrochene Version von ISE. Ich bin mit ISE 8.1.03i. Ich wählte Zielgerät 3s200-4-ft256. Sie müssen eine PIN-Nummer zu "clk" zuweisen.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top