Higher Speed Design-Problem

[mpatel]

Hallo, habe ich FPGA bei 125 bis 170 MHz Design. Nun ist die Frage, ob ich das Design Upgrade auf höhere Frequenz et sagen 900 Mhz, welche Art von Krise, die ich zu handhaben müssen? Was würden die kritischen Fragen werden und wie kann ich sie lösen?

 

[Yun Lin]

Die Platine für High-Speed-IO ist kritisch und auch die io der FPGA ist wichtig.

 

[bulx]

Talking about the FPGA-Chip selbst, Ihre komplexen Schaltungen (multpltier, große Nattern, barrrel Schalthebel usw.) nicht erfüllen Timing. Sie haben einen Weg finden, Pipelining sie. Auf th IOs, könnten Sie Probleme haben den Eingang Timings (kann aber auch Ihre IOs sind unverändert) zu erfüllen. Weiß nicht, ob aktuelle FPGA-Pads können in Takt 900 MHz (wieder Ihre Uhr kann intern) Stark zu nehmen, scheint der Schritt, um wirklich zu groß, um mit nur einem re-run zu erreichen. -B

 

[snake_eyes]

Ich stimme mit BULX, Springen von 100 MHz bis 900 MHz ist fast unmöglich, nur durch re-run in Anbetracht der Tatsache, dass die Silizium-Technologie gleichen oder fast gleich ist. Icreasing Frequenz, um so viel Niveau erfordern Re-Design auch einige bauliche Veränderungen in der Gestaltung. Das Erreichen 900MHz auf FPGA ist nicht eine sehr einfache Aufgabe .. es erfordert sehr vorsichtig architektonische Gestaltung des Systems.

 

[funster]

weil FPGA programmierbaren Verbindung hat eine sehr lange Verzögerung, so dass ich denke, man kann nicht mit FPGA, so hohe Geschwindigkeit erreichen zu sagen 900MHZ. Sie können darauf achten FLOORPLAN auf oben genannte Problem zu verbessern (put verwandten Logik nahe beieinander kann hilfreich sein). best regards [quote = mpatel] Hallo, habe ich FPGA bei 125 bis 170 MHz Design. Nun ist die Frage, ob ich das Design Upgrade auf höhere Frequenz et sagen 900 Mhz, welche Art von Krise, die ich zu handhaben müssen? Was würden die kritischen Fragen werden und wie kann ich sie lösen? [/Quote]