helfen, Verilog HDL-Programm

[hareshcooleng]

Hallo zusammen Dies ist mein Code von Verilog HDL. es gibt ein Problem in meinem Code, dass ich den Ausgang des Zählers in den Eingang des Addierers geben, aber es nicht so irgend jemand, der mir zu sagen, dass das, was falsch mit meinem Code rply schnell verbunden. Modul nach oben (Reset, Uhr, Laden, Aktivieren, UP_DOWN, Q, A, B, tragen cin, summ,); Eingang Reset; Eingangstakt; Eingangslast; Eingabe zu ermöglichen; UP_DOWN Eingang, Ausgang [7:0] Q; inout [7:0] a; inout [7:0] b; Eingang CIN; Ausgang zu tragen; Ausgang [7:0] summ; Addierer S1 (a, b, cin, summ, tragen); updowncount U1 (Reset, Uhr, Laden, Aktivieren, UP_DOWN, Q1); updowncount U2 (Reset, Uhr, Laden, Aktivieren, UP_DOWN, Q1); Endmodul Modul updowncount (Reset, Uhr, Laden, Aktivieren, UP_DOWN, Q); Parameter n = 8; Eingang Reset; Eingangstakt; Eingangslast; Eingabe zu ermöglichen; UP_DOWN Eingang, Ausgang [n-1: 0] Q; reg [n-1: 0] Q; Integer-Richtung; immer @ (posedge Uhr) beginnen if (UP_DOWN) Richtung = 1; sonst Richtung = -1; if (Load) Q

 

[FvM]

Der Code ist fehlerhaft.

 updowncount U1 (Reset, Uhr, Laden, Aktivieren, UP_DOWN, Q1); updowncount U2 (Reset, Uhr, Laden, Aktivieren, UP_DOWN, Q1);

Q1 ist nicht definiert, auch Sie können nicht Verbinden Sie die Ausgänge von zwei Modul-Instanzen auf die gleiche Variable. Der Addierer und Zähler sind effektiv unverbunden, keine Ahnung, wie man sie herstellen möchten.