Helfen PLZ! FPGA Clock-Schaffung einer Uhr aus dem Eingangstakt

[fallingrain_83]

Hallo alle Ich möchte eine Uhr aus dem Eingangstakt, die weniger häufig habe ich versucht, diese, aber es funktioniert nicht Modul (clk, ...) Eingang clk creat / / bis C9 Pin Spartan3 XC3S200 reg [0.25 verbunden ] count; reg clk2; Allways @ (posedge clk) beginnen zu zählen

 

[FvM]

Wenn Sie die zweite immer Block, der design entfernen sollten grundsätzlich als 2 ** 26 Taktteiler arbeiten.

 

[fallingrain_83]

aber ich muss s.th in meinem immer blockieren, wenn entferne ich, dass ich chek clk2 haben, indem, wenn, und ich habe einen Fehler mit dieser Syntax: mmer @ (posedge clk) beginnen zu zählen

 

[FvM]

Zumindest müssen Sie clk2 entfernen

 

[yanzixuan]

aber ich muss s.th in meinem immer blockieren, wenn entferne ich, dass ich chek clk2 haben, indem, wenn, und ich habe einen Fehler mit dieser Syntax: mmer @ (posedge clk) beginnen zu zählen