HDL Kosimulation Blöcken in Simulink

N

noura7

Guest
Hallo wie kann ich konfigurieren Sie die HDL Kosimulation Blöcken in Simulink miteinander verbunden? Dank
 
Das ist eine sehr weit gefasste Frage. Wenn Sie 2 Co-Simulation Blöcke haben, müssen Sie zwei Instanzen von ModelSim (und dafür 2 Lizenzen) laufen Oder Sie könnten einen HDL-Wrapper, der die beiden Blöcke instanziiert und verbindet sie im Inneren des HDL zu schreiben.
 
Sie könnten einen HDL-Wrapper, der die beiden Blöcke instanziiert und verbindet sie im Inneren des HDL.
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was bedeutet, dass und wie schreiben?
 
Sie schreiben einen Wrapper-Datei in VHDL oder Verilog, und Co-Simulation von den Wrapper.
 
Ihr Beitrag macht keinen Sinn - könnte man fragen, mehr konkrete Fragen?
 
Ihre Beiträge keinen Sinn machen. Ein Wrapper-Datei ist nur ein HDL-Datei
 
sorry dafür. Ich weiß, HDL-Datei, die VHDL oder VERILG Datei bedeuten hat. Zum ersten Mal höre ich von dem Wort "Wrapper", die Verwirrung ist für mich machen
 
Ein Wrapper-Datei ist nur ein HDL-Datei, die sich um 1 oder mehr Personen, vor allem für die Konnektivität Gründe hüllt. Alles, was Sie tun, ist instanziieren die Entities und verbinden Sie sie zusammen
 
Wenn Sie VHDL oder, wie man Komponenten instanziieren dont verstehen, empfehle ich Ihnen Google eine VHDL-Tutorial.
 
Nein, ich kann beschreiben, eine Komponente mit VHDL oder Verilog Sprache, sondern ein Ich haben zum Beispiel 4-Komponenten, wie ich instanziieren können und mit ihnen zusammen. Kannst du bitte geben Sie eine Datei beispielsweise, dass dank folgen!
 
Signale verwenden, um die Ports zu verbinden: [syntax = VHDL] Wesen ent1 ist Port (a: in std_logic; b: aus std_logic); Endentität ent1; Architektur von struct ent1 ist Signal x: std_logic; Komponente ent2 ist Port (a: in std_logic; b: aus std_logic); End-Komponente ent2; Komponente ent3 ist Port (a: in std_logic; b: aus std_logic); End-Komponente ent3; beginnen U1: ent2 Port Karte (a => a, b => x); U2: ent3 Port Karte (a => x, b => b); End-Architektur struct; [/syntax]
 
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