Hat Verilog2001 Unterstützung mehrdimensionaler Port?

[Monkey]

Verilog2001 unterstützt multidimensionales Netz und Register. Unterstützt sie multiddimensional Port? Wenn ja. Gibt es ein Beispiel?

 

[sxqzj]

u kann mir sagen, wo ist der multidimensionale Port den Einsatz in Echtzeit-Design?

 

[AlexWan]

Hallo Monkey, könnten Sie die Anleitung im Cliff Cummings 'Papier. MD ist in 4.1:

 

[gaonkc]

reg [3] array [1] [size = 2] [color = # 999999] Hinzugefügt nach 15 Sekunden: [/color] [/size] reg [3:0] Array [1:0]

 

[Monkey]

Gibt es eine Möglichkeit, um folgende Code funktioniert? Zweidimensionalen Arrays Eingangs und Ausgangsports. Modul Maschine Ausgang reg [15:0] OUT [2:0]; input [10.00] in [2:0];

 

[satya]

Das ist der größte Nachteil von Verilog-2001. Alle neuen Funktionen sind incomplete.Verilog-2001 erlaubt keine mehrdimensionalen Arrays auf Modul-Ports ... Regards, - Satya

 

[aji_vlsi]

[Quote = Satya] Das ist der größte Nachteil von Verilog-2001. Alle neuen Funktionen sind incomplete.Verilog-2001 erlaubt keine mehrdimensionalen Arrays auf Modul-Ports ... Regards, - Satya [/quote] Und .. manche Sache, die bis in SystemVerilogs gereinigt - in SV können Sie dies tun (von-Sie können natürlich viel mehr mit Schnittstelle, Struktur, etc. zu tun). Regards, Ajeetha http://www.noveldv.com