Gefalteten Kaskode Operationsverstärker-Bias-Schaltung

[analog_fever]

Ich versuche den gefalteten Kaskode opmap Design zum ersten Mal, und frage mich, wie man die Vorspannung ckt Design. Beigefügt ist dem ckt habe ich (Johns, Martin). Ich habe keine Q12 und Q13 in Ort noch. Ich weiß, das Buch bietet einen Bias ckt, aber ich freue mich zu kommen mit etwas einfacher, und ich bin tatsächlich versucht zu lernen, wie wir eine einfache Bias ckt Design. Ich kam bis zu dem Punkt, an dem ich weiß, die Ströme durch jeden Transistor benötigt, um meine specs übereinstimmen. Das Hauptproblem ist, mit dem Bias vtgs VB1 und VB2, und wie Q3 und Q4 in der Sättigung zu halten. Ich habe eine 10uA Stromquelle für Ibias1. Ich generieren Ibias2 durch Spiegelung von Ibias1. Was bestimmt die Source-Spannung von Q5/Q6 (oder den Abfluss von VTG Q3/Q4)? Jede Führung / insight von erfahrenen Designern ist wirklich zu schätzen.

 

[haff99]

Es spielt keine Rolle, ob Sie Q3 und Q4 halten in Sättigung, da Sie sich nicht immer einen Gewinn von diesen Geräten. aber je nachdem wie man bias VB1 Sie sind im Grunde Klemm, dass Drain von Q3 und Q4 + Überspannung oben VB1 VT. So werden sie in der Sättigung, wenn Sie bias VB1 korrekt zu bleiben. Es spielt eine Rolle, wenn Sie Q5, 6,7,8,9,10 in Sättigung zu halten sonst wird Ihre Ausgangsspannung sinkt das Töten zu gewinnen.

 

[analog_fever]

Hey ... danke, war in der Lage, alle Transistoren in Sättigung mit VB1 und VB2 bekommen.