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zeeshanzia84
Guest
Hallo, ich habe die VHDL-Codierung von meinem Projekt abgeschlossen. Die einzelnen Module des Projektes gut funktionieren und ihre Gate-Level-Simulation liefert auch gute Ergebnisse. Die Top-Level-Modul, das alle untergeordneten Module instanziiert ist auch gut funktioniert so weit das Verhaltenssimulation betroffen ist. Allerdings ist die Gate-Level-Simulation geben lächerlich Ergebnisse. Es war zunächst gut, aber ich musste eine zusätzliche Bedingung in einem der Module hinzuzufügen. Aber jetzt eine ganz andere Modul, dass kein Link zu diesem veränderten Modul ist was unverständlich o / ps im Hauptverzeichnis der Gate-Level-Simulation (die Verhaltenssimulation ist immer noch gut) Allerdings, wenn ich die zusätzliche Bedingung zu entfernen, beginnt alles gut funktioniert wieder. Der Code ist sehr groß, so kann ich nicht wirklich hier posten, noch wird jemand diese Art von Zeit, um durch sie zu gehen .... und ich bin ziemlich zuversichtlich, es ist nichts falsch mit dem Code. Dennoch, wenn jemand irgendwelche allgemeine Tipps, die sie am meisten geschätzt werden. Ich benutze Xilinx ISE 6.2i und Modelsim XE 5,7 g