Fragen über PLL-Jitter

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leonwang

Guest
Entschuldigen Sie mich, wie man die Jitter eines konzipiert pll simulieren? BTW, ich benutze die Kadenz-Tools. Und wie man den Jitter zu verringern? Gibt es irgendwelche Optimierungen? Thanks a lot.
 
Hoher Auftragsbestand Filter und gute VCO kann dazu beitragen, den Jitter.
 
höheren Gewinn kann die Leistung verbessern, aber der Jitter des Eingangssignals spielt mehr, wenn der Eingang ist nicht sauber, können Sie sich einige Papiere von Gray oder Lee finden
 
Sie müssen sich mit Ihrer Simulation Grundstück der Transferphase Gewinn-Verhältnis (out / in Phase zu gewinnen) und jetzt können Sie Ihre LPF für Ihren Bedarf zu optimieren (dh Jitter zu minimieren) Ich gehe davon aus, dass Ihre Simulation in der Phase-Domäne ist. Wenn Ihr Jitter immer noch nicht gut als überlegen Rauschen in den VCO / POWER / LAYOUT.
 
FFT + Augendiagramm vorsichtig => Layout, Layout und Gestaltung
 
Hallo, ist die Wahl des VCO benötigt. Es gibt nur wenige VCO ist das besser als andere für bestimmte Anwendung geeignet sind. Die Induktivität spielt eine sehr große Rolle. Wenn Sie mit der Ladungspumpe sind, müssen Sie auch Pflege der Referenzfrequenzgenerator nehmen. BR M
 
Dank euch allen. 1. Ich benutze die Werkzeuge der Kadenz. Bitte sagen Sie mir, wie man den Jitter mit, dass zu simulieren. Wenn Augendiagramm, ist die Genauigkeit nicht zufrieden? Wenn FFT, bitte sagen Sie mir, wie man mit diesem zu tragen. 2. Ich entwarf die VCO mit Ring osc. So gibt es einige Design-Fähigkeiten zu niedrigen Jitter von VCO? 3. Bis jetzt habe ich etwas zu machen, den Aufstieg und Fall der Zeit des Signals von digitalen Teil gleich, aktuelle Spiel, etc. Was soll ich sonst tun? Nochmals vielen Dank.
 
Verwendung Gespenst und fügen Sie eine vdc mit einem ac Schritt pos-Teiler muss Retiming werden
 
Sie können analysieren, das Phasenrauschen des VCO. Mit einem geräuschlosen vco, um die Phase Grundrauschen von Ladungspumpe und dectector mit Gespenst verursacht zu analysieren.
 
Wie das Phasenrauschen des VCO zu simulieren? Mit HSPICE oder matlab? Jeder hat einige Matlab M-File-oder Simulink-Datei zu diesem Thema?
 
Wie das Phasenrauschen zu erzeugen und wandeln es in jiter? Mit HSPICE oder matlab?
 
Wenn Sie die PLL-Jitter simulieren wollen, versuchen Sie, die Induktivitäten in Ihrer Macht und Masse hinzufügen, um zu simulieren das umgebende wire dann beachten Sie die Steuerspannung Variation.
 
hallo huanchou, das sollte mir die Jitter wahrscheinlich von Verpackungen etc.ok das ist verursacht fine.suppose Ich habe ein 10mV Variation in Bezug auf die Welligkeit in der Steuerspannung des vco.is es richtig im Sinne einer Frequenz Spezifikation von Jitter meine Jitter = 10e-3 * (Gewinn von VCO) / (2 * pi). dann, wie dies zu einer Zeitangabe zu konvertieren. Was amarnath
 
/ / Designer-guide.com: Sie können Informationen über Jitter-Messung von h ** p zu finden. Hier ist ein Link für die Jitter-Messung. h ** p: / / www.edaboard.com/ftopic78882.html
 
Ich habe in den meisten Zeitungen in IEEE gelesen, dass die pfd keine große cource von jitter.but dont u denken, dass wenn iam mit Ad-Flip-Flop-Architektur mit minimaler Verzögerung der damit sagen 12PS stark minimieren meinem toten-zone.then die Impulse erzeugt durch die pfd, wenn in lock state eine Welle in der Steuerspannung, die Jitter führt dazu führen wird, obwohl ich einen Tiefpassfilter verwenden können, um das meiste davon Filter, wenn ich eine Methode zur Beseitigung der Welligkeit der Steuerspannung nach haben sperren, wird es nicht minimieren meine Jitter und es sollte die Minimierung Phasenrauschen des VCO seit Phasenrauschen von jedem Welligkeit der Kontrolle voltage.please mir sagen, ob diese Dinge richtig sind betroffen sein werden. Was amarnath
 
Hallo, amarnath, pfd hauptsächlich couse, was spe von pll? Ich habe auch eine große Welle, wenn meine pll gesperrt ist, und die Wellen nicht decresed Pfingstmontag Zeit zu vertreiben, was Hauptgrund dieser Jitter? sollte ich einen Low-Pass Filter, um diese Welligkeit decrese, bekam die Restwelligkeit ± timepieriod von 2us sehen FOEM der Kontrolle votage des VCO
 
was is ur Referenzprojekt Frequenz überprüfen Sie die Wellen kann es von Referenzen werden Sporen khouly
 
[Quote = jerryhuang] Hallo, amarnath, pfd hauptsächlich couse, was spe von pll? Ich habe auch eine große Welle, wenn meine pll gesperrt ist, und die Wellen nicht decresed Pfingstmontag Zeit zu vertreiben, was Hauptgrund dieser Jitter? Sollte Ich benutze einen Tiefpassfilter, um diese Welligkeit decrese, bekam die Restwelligkeit ± timepieriod von 2us sehen FOEM der Kontrolle votage der vco [/quote] ja ur Recht auf eine extent.when u simulieren ur pll ohne dass es auf die harte On-Chip-Umgebung , dann u mögen denken, dies ist die einzige reason.the Welligkeit in der Kontrolle kann zu einem guten Teil durch die Erhöhung der Wert der Kapazität, die in Serie mit ur Widerstand (iam reden über die Filter für Ladungspumpe Typ PLL verwendet minimiert werden ). aber es ist wieder ein Kompromiss, wenn u dies tun, weil ur Verringerung der Loop-Bandbreite, die Einfluss auf Ihre lock time.so ein besseres, was zu tun ist, um eine andere Art von pfd, die nicht ausgegeben werden Reset-Impulse auch nach lock verwenden. Was amarnath
 
Dank amarnath, meine pll ist eine Ladungspumpe Art pll, mein Problem, wenn meine pll gesperrt ist, von der Steuerung votage der vco sehen ist, sehen Sie eine große und niedrige Frequenz (etwa 120kHz) Rippel, und der votage Ripple bekam einen ampiltude so groß wie 2mV, so dass der Ausgang frequnce der VCO hat eine große Ableitung als 200KHz vom Träger Frequenz. [Size = 2] [color = # 999999] Hinzugefügt nach 4 Minuten: [/color] [/size] meine VCO gewinnen zu 50MHz / v, so dass die 2mv Ripple ist nicht aceptable, aber diese geringe frequnce nicht descresed werden mit einem Tiefpassfilter, becase diese benötigen eine geringe Bandbreite, niedrige Gian-Filter, kann es Wirklichkeit werden? so möchte ich wissen, was der Hauptgrund für diese Art Ripple [size = 2] [color = # 999999] Hinzugefügt nach 14 Minuten: [/color] [/size] 2 khouly der PLL ist eine gebrochene pll, so meine Referenz Frequenz ist 20MHz, ist der Raum, 300kHz, so ist es eine gebrochene Ansporn? [Size = 2] [color = # 999999] Hinzugefügt nach 6 Minuten: [/color] [/size] Dies ist eine Welle seee aus Contral votage der VCO nicht Ansporn sehen, von VCO-Ausgang Frequenz, so dass ich denke, es ist nicht die Referenz Sporn
 
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