Frage zum Netzliste Simulation?

[atuo]

Hallo, nachdem ich all meine Synthese Design mit DC und das Timing ist erfüllt, erhalte ich die Netzliste. Ich benutze Formalität und überprüfen Sie die Netzliste gleich RTL.But, wenn ich die Netzliste mit NCVeilog simulieren, finde ich das Timing nicht erfüllt ist, und wenn ich zweimal meine Taktperiode wird das Simulationsergebnis rechts. Ich weiß nicht, warum die DC mir zu sagen, das Timing ist erfüllt, aber die Netzliste Simulation ist nicht richtig, bevor ich zweimal meine Taktperiode. Ich glaube, dass die DC Timing Bericht oder das Ergebnis der Netzliste Simulation? regards, atuo

 

[gerade]

habt ihr Design pass STA, in der Regel an der Synthese-Schritt, nur Setup-Zeit erfüllt wird, kann das Design haben eine Menge Haltezeit Verletzungen. Das mag der Grund sein. Was

 

[atuo]

Sehr geehrte gerade, aber ich denke, dass die Haltezeit Verletzung ist nicht Beziehung Taktperiode und wenn es einige Zeit halten Verletzung sind die Netzliste Simulation wird immer Fehler. Was atuo

 

[kslim]

Static Timing, I dont think, ist ein guerantee um dynamische Funktionalität. Wäre es?

 

[atuo]

Aber nach P & R, die Sie nur auf statische Timing-und FM hängen Ihre ASIC dynamische Funktionalität und Timing zu gewährleisten. regards, atuo

 

[AlexWan]

Pre-Simulation oder Post-Simulation zu tun dynamischen Timing-Verifikation mit Simulation kommentierte die Post-SDF-Datei. STA wird nur für statische Timing-Analyse-Pfad. FM ist nur für die funktionale Verifikation. Good Luck.

 

[ic_design]

DC geben nur ein einfaches Timing Bericht. Es wäre besser, pass STA.

 

[atuo]

Hallo, ich möchte nur wissen, dass kann ich dynamische Simulation zu ignorieren, wenn ich die Formalität und STA passieren? regards, lsong

 

[horzonbluz]

Nein, Sie können es nicht ignorieren.

 

[masai_mara]

Ich denke, seine Frage nicht korrekt behandelt. Aber ich habe auch donot warum seine so kennen, und wäre daran interessiert, die Gründe zu kennen. Sein Problem ist, mit Timing-Verletzungen so bitten wir können formale Methoden der Verifikation hier auszuschließen. Aber was ist mit STA ist es nicht eigentlich die Verletzung geben, wenn alle?

 

[atuo]

hallo horzonbluz, warum kann ich nicht ignorieren dynamische Simulation? Vielen Dank für Ihre Hilfe. regards, atuo

 

[spauls]

Formelle und STA nicht ersetzen kann das Tor Simulation (pre-Simulations-und post-Simulation). 1). Formale prüfen lediglich die Funktion des Designs. Es vergleichen Gestaltung zwischen den verschiedenen Ebenen, und kümmern sich nicht das Timing. 2). STA-Tools überprüft das Timing der Weg, den wir nicht setzen "flase_path" auf. Jetzt in SOC-Design gibt es viele Taktdomänen. STA in der Regel nicht überprüfen kann den Weg durch die verschiedenen Clock-Domains. Also müssen wir die dynamische Simulation, Gate-Simulation zu tun.

 

[rlogin]

wir verwenden STA + FM mit über Millionen Toren Level-Design, und do no DTA, und kein Problem auftrat, da nun. zu verwenden sta + fm, ist der Schlüssel der Gestaltung Regel. einige Design-Regeln Verstöße können sta Fehlerursache, ich meine, es kann nicht den zuverlässiges Ergebnis. Auch sollten Sie Ihre dc-Skripte, wie der Pfad Zwänge, Ecke usw. durch die Art und Weise überprüfen, hat Ihr Führen Sie eine Back-Anmerkungen Simulation mit sdf von dc erstellt. Manchmal ist die absolute Verzögerung in Verilog-Bibliothek viel pessimistischer.