Frage zu CS8414 SPDIF reciever

[Thomas Thiele]

Hallo!

Entweder bin ich blind oder es steht wirklich nicht im Datenblatt
drin.
Vielleicht weiss es ja jemand hier.

Wenn der CS8414 im Slavemode läuft (also Bitclock und
Wordclock/Frameclock von aussen zugeführt bekommt) wie genau muss das
reinkommende SPDIF signal gesynct sein. Dass es frequenzmässig stimmen
muss ist klar aber wie gross darf das Delay sein? Im datasheet steht
das reinkommende Signal wird "doubled buffered". Also gehe ich davon
aus es ist egal, wie genau es reinkommt. Es wird so in den BUffer
geschrieben wie es kommt und so ausgelesen wie WC und BC es bestimmen.
Und solange genug nachkommt und nix verloren geht ist alles in
Ordnung, oder?

 

[Dirk Ruth]

On Mon, 30 Jun 2003 00:36:03 +0200, Thomas Thiele <jana.luetz@gmx.de>
wrote:

Hallo!

Entweder bin ich blind oder es steht wirklich nicht im Datenblatt
drin.
Vielleicht weiss es ja jemand hier.

Wenn der CS8414 im Slavemode läuft (also Bitclock und
Wordclock/Frameclock von aussen zugeführt bekommt) wie genau muss das
reinkommende SPDIF signal gesynct sein. Dass es frequenzmässig stimmen
muss ist klar aber wie gross darf das Delay sein? Im datasheet steht
das reinkommende Signal wird "doubled buffered". Also gehe ich davon
aus es ist egal, wie genau es reinkommt. Es wird so in den BUffer
geschrieben wie es kommt und so ausgelesen wie WC und BC es bestimmen.
Und solange genug nachkommt und nix verloren geht ist alles in
Ordnung, oder?

Genau so. Und da beides auseinander driftet, fehlt entweder mal ein
Sample , oder ist einer zuviel. Deshalb würde ich, wenn es richtig gut
sein soll, sowas auch niemals machen.

Tschö
Dirk

 

[Georg Acher]

In article <1636178.JdQoIG098b@laengerich.com>,
Bernd Laengerich <Bernd.Laengerich@web.de> writes:
|> Dirk Ruth wrote:
|>
|> > Genau so. Und da beides auseinander driftet, fehlt entweder mal ein
|> > Sample , oder ist einer zuviel. Deshalb würde ich, wenn es richtig gut
|> > sein soll, sowas auch niemals machen.
|>
|> ?
|> Was driftet auseinander? Was würdest Du nie machen? Den Slavemode benutzen?

Wenn der CS841x im Slavemodus läuft, sollten die dafür benutzen Signale
FSYNC/SCLK aus dem MCLK abgeleitet sein, das der Chip auch erzeugt. Alles andere
erzeugt Fehler, die sich typischerweise als Knackser äussern, weil damit
heftigste Asynchronitäten provziert werden.

--
Georg Acher, acher@in.tum.de
http://wwwbode.in.tum.de/~acher
"Oh no, not again !" The bowl of petunias

 

[Thomas Thiele]

Dirk Ruth wrote:

Es wird so in den BUffer
geschrieben wie es kommt und so ausgelesen wie WC und BC es bestimmen.
Und solange genug nachkommt und nix verloren geht ist alles in
Ordnung, oder?

Genau so. Und da beides auseinander driftet, fehlt entweder mal ein
Sample , oder ist einer zuviel. Deshalb würde ich, wenn es richtig gut
sein soll, sowas auch niemals machen.

Nö, es fehlt kein Sample denn die Quelle ist gesynct. Aber leider
nicht exakt im Takt.
Grund ist immer noch mein SPDIF-ADAT Wandler der nun aber läuft und
Gehäuse ist auch fertig.

Der ADAT Chip (Alesis OptoGen) möchte die reinkommenden Signale auf
20ns genau gesynct haben.
Ansonsten will der nur Wordclock.

SPDIF 1 (d.h. der erste CS8414) ist Master für den OptoGen. D.h. das
Wordclocksignal kommt von ihm.
Eine zweite SPDIF-Quelle die indirek auch gesynct ist (d.h. aus ADAT
wird wieder analog, daraus ADAT daraus SPDIF, das in den Wandler
zurück als SPDIF) ist zwar gesynt aber schinbar (nicht gemessen,
mangels Messtechnik) tritt ein Delay von mehr als 20ns auf. Jedenfalls
rauscht Quelle zwei nur.
Klemme ich SPDIF 1 ab, dann ist zwei Master und es geht wieder.

Also festgestellt: trotz gemeinsamen Master sind SPDIF Quellen
(Effektgeräte) untereinander nicht so exakt gesynct, dass der OptoGen
sie gemeinsam zu einem ordentlichen ADAT signal verwurschteln kann.

Das ganze ist zwar unschön aber nicht schlimm da ich - pessimistisch
und mit weisser Voraussicht - Betriebsfall B eingeplant habe: CS8414
(1) ist Master für die anderen drei CS8414. Alle bekommen SPDIF
ordenlich gesynct geliefert sind aber nun exakt im Takt und der
OptoGen und ich freuen sich...
Blöd ist nur dass jetzt in Eingang 1 immer ein Signal da sein muss, da
ich weitere Umschaltungen nicht realisiert habe (nur Wordclock wird
per per Errorbit gesteuerten Multiplexer auf OptoGen geschaltet).

Also zur Frage: ja es geht prima. SPDIF muss nicht exakt syncron sein.
Nur exakte Frequenz haben.

 

[Bernd Laengerich]

Georg Acher wrote:

Wenn der CS841x im Slavemodus läuft, sollten die dafür benutzen Signale
FSYNC/SCLK aus dem MCLK abgeleitet sein, das der Chip auch erzeugt. Alles
andere erzeugt Fehler, die sich typischerweise als Knackser äussern, weil
damit heftigste Asynchronitäten provziert werden.

Das ist klar. Ich verstand den OP so, daß er Slavemode nutzen will, er
schreibt ja auch, daß Clock/Data synchronisiert sind, fragte aber nach der
zulässigen Phasenverschiebung (Zeitversatz) zwischen Einlesen des Signales
und dem Auslesen. Aber weder die Originalfragestellung noch die Anmerkung
"ich würde es lassen" war mir präzise genug um genau sagen zu können, was
gemeint war.

Bernd, seine Glaskugel jetzt weglegend.