Frage der Bestimmung der System-Geschwindigkeit

[mr_byte31]

Hallo alle Ich habe eine kleine Frage zu der Bestimmung der System-Geschwindigkeit (Taktfrequenz) Jetzt habe ich mein AES-System schrieb ich all das System in Verilog fertig und dann habe ich synthetisiert es mit Synopsys Design Compiler und verwendet TSMC 90nm jetzt möchte ich die max wissen Taktfrequenz, dass ich so verwenden, dass das System ohne Verletzungen führen (Setup-Zeit, Verweilzeit ,..........)

 

[vlsichipdesigner]

Hallo, mein 2cents, Was ist die längste kritischen Pfad in Ihrem Design bedeutet, wie viele Stufen der Logik, die Sie in den Weg, diese finden Sie in RTL sein Wissen haben. ck -> Q Verzögerung + Setup-Zeit der Flop + Setup-Marge + Logikpegel (Verzögerungen) <Taktperiode. Geben Sie einen Run auf die Schätzung Ihrer Uhr freq basiert. myprayers, Chip-Design leicht gemacht http://www.vlsichipdesign.com

 

[mr_byte31]

gibt es nicht irgend etwas in das Werkzeug, das die Taktrate Schätzung kann?

 

[Syswip]

Hallo mr_byte31, DC nicht einschätzen können keine Timing ohne fließendes Synthese. Ich glaube nicht, dass DC hat in Optionen eingebaut, damit die Synthese ausgeführt, bis Sie max Frequenz haben. Sie sollten DC-Skripte für sie zu schreiben. Set Sie Taktperiode (es kann unrealistische zum ersten Mal) laufen Synthese überprüfen Timing-Verletzungen. Jetzt können Sie realistische Taktperiode. Bests, http://syswip.com/

 

[mr_byte31]

Ich denke, nach der Synthese es leicht, das Werkzeug ist, um die Taktfrequenz zu berechnen Ich weiß, es kann dem kritischen Pfad zu bekommen, warum also nicht sie nicht berechnen kann die Taktfrequenz ich, dass die Präzision der Mentor kann die maximale Frequenz nach der Synthese zu denken,

 

[Syswip]

Hallo mr_byte31, weiß ich nicht über "Mentor Präzision" kennen, aber in DC sollte man Zusammenstellung mehrfach ausführen, um maximale Frequenz zu schätzen. Sie können auch festlegen sehr hoher Frequenz und nach der Kompilierung das längste Timing-Pfad für die Schätzung max Uhr. Aber es wird nicht empfohlen. DC nicht mehr als Einschränkung empfehlen das Design mehr als 10%. In Ihrem Fall (AES-Kern) können Sie set500 - 550 MHz Takt als Ausgangspunkt. Bests, Syswip