[Frage] Clock-Gating-Zelle

[gerade]

Hallo, Alle, Derzeit haben wir ein Problem mit Clock-Gating Zelle. Synplify fügt immer ein UND-Gatter hinter der Klinke, die Eingänge zu den und sind eine globale Uhr (in der Regel mit iso-Suffix) und die Uhr aus dem Latch generiert. die VHDL wird unten gezeigt library ieee; verwenden ieee.std_logic_1164.all; Wesen clock_gating ist Port (CPEN: out std_ulogic; CP: in std_ulogic; EN: in std_ulogic; TE: in std_ulogic); Ende clock_gating; Architektur rtl von clock_gating wird das Signal latch_enable_s: std_ulogic; Signal clk_latched_s: std_ulogic; Signal clk_enable_s: std_ulogic; beginnen - ODER-Gatter für TE vor Clock-Gating Riegel latch_enable_s

 

[gerade]

kann mir jemand helfen?

 

[r_e_m_y]

Hallo gerade, wenn Sie schreiben:

 clock_gating_latch: Prozess (CP, latch_enable_s) beginnen if (CP = '0 ') then clk_latched_s