Formale Verifikation und konventionellen Prüfung

[steven852]

Hallo, ich frage mich, wo man sich bewirbt und (wenn dieser Name ist richtig, ich meine allgemeine Werkzeuge zur Verifikation nicht sicher: Verilog, VHDL, e, etc), welche die Kriterien wäre im Hinblick auf die Verwendung formaler Verifikation und den herkömmlichen Verifikations-Tools werden. Trotz einiger Einschränkungen der formalen Verifikation Tools (bei der Registrierung Retiming, etc), es ist ziemlich mächtig ist, warum brauchen wir noch die herkömmlichen Werkzeuge? Dank

 

[sree205]

Hallo, ich habe Zweifel. Ich bin neu in diesem Konzept der formalen KONTROLLE. kann u klären, ob die Funktionalität kann mit Hilfe der formalen Verifikation werden?

 

[steven852]

Klar, formale Verifikation nicht nur tun können, die funktionale Verifikation, sondern auch die physikalische Verifikation (Netzliste check). Kurz gesagt, können 4 Kombination zwischen RTL und Gate-Level-Netzliste sowie Bibliotheks-Dateien überprüft werden.

 

[haytham]

Die zwei Arten der Überprüfung werden 1 - Formale Verifikation 2 - Functional verifivication Jeder hat seine eigenen Methoden

 

[sree205]

"Formale Verifikation kann nicht beweisen, dass alle Eigenschaften eines Designs aufgezählt worden sind, obwohl für eine bestimmte Eigenschaft es nachweisen kann, ob die Eigenschaft erfüllt ist." dieser Aussage habe ich aus einem Buch. hoffe, ihr klar, die erste Frage zu beantworten.

 

[steven852]

Nun, das ist alles, was Sie gesagt wahr. Allerdings sind, welche konkreten Situationen anwendbar war meine Frage. Dank though.

 

[eeeraghu]

Formale Verifikation ist vor allem auf Block-Ebene Testzwecken verwendet, wenn ein Designer schreibt seine Modul, um zu überprüfen, ob das Modul im Hinblick auf alle Fälle (Eingänge) nach den Behauptungen in der Gestaltung gegeben funktioniert. Dies kann sicherlich ein Vorteil für die Verifikation des Designs in einem frühen Stadium sein. Danke & Grüße

 

[spauls]

Formale Verifikation Überhöhung für die Fehler in RTL zu überprüfen.

 

[haytham]

Formale Verifikation Überhöhung für die Fehler in RTL zu überprüfen.

Ich denke, das ist nicht bereuen. Formale Verifikation ist eine leistungsfähige Methode, um Fehler in Ihrem Design zu finden, wenn Sie eine gut geschriebene Behauptungen und Monitore

 

[asping]

Formale Verifikation ist zu prüfen, ob es die gleiche Funktion zwischen RTL und Netzliste ist.

 

[hys]

Ich fühle, dass einige Mitglieder hier nicht verstehen, was genau ist "Formale Verifikation". Lemme versuchen, ein wenig Hintergrund zu geben .... Formale Verifikation ist nichts anderes als versuchen, ein Problem formal mit mathematischen Ansatz zu lösen. Es gibt 3 Arten daran beteiligt: 1. Model Checking 2. Equivalence Checking 3. Beweisen. "Gleichwertigkeit Checking" ist das häufigste, was bekannt ist für jedermann, aber in der Regel zu einer formalen Verifikation (Tools: Formalität bezeichnet). Dies wird verwendet, um die Gleichwertigkeit zwischen RTL auf RTL oder RTL zu Netlist überprüfen. "Model Checking" ist, wo wir formalen Eigenschaften beschreibt das erwartete Verhalten und schreiben Sie die Werkzeuge können beweisen, ob diese Eigenschaft gut in allen möglichen Bedingungen hält. (Tools: Cadence IFV - Incisive Formal Verifier) Einige Kriterien für die Sie achten: - Immer, wenn ein Design-Steuerung ist eine intensive es ist ein sehr guter Kandidat für Model-Checking. - Wenn das Design ist Datenpfad intensive es ist eine beste Kandidat für hohe Überprüfung Sprachen (e-Specman, vera ..) Mit freundlichen Grüßen, http://hdlplanet.tripod.com http : / / groups.yahoo.com / group / hdlplanet