Fehler in VHDL-Code, überprüfen Sie bitte das?

[abhineet22]

Nach Ausführen dieses Codes wird der Fehler schlecht synchrone Beschreibung .......... kann jemand mir helfen .... Bibliothek IEEE, die Nutzung IEEE.std_logic_1164.all, die Nutzung IEEE.std_logic_arith.all, die Nutzung IEEE.std_logic_unsigned.all; Einheit Akkumulator-Port (Daten: inout std_logic_vector (7 downto 0); rd_wr: in std_logic; - 0 = lesen, 1 = Schreibvorgang Uhr: in std_logic; Reset: std_logic); Ende Akkumulator; Architektur rtl der Akkumulator Signal temp_data_in: std_logic_vector (7 downto 0); Signal temp_data_out: std_logic_vector (7 downto 0); Komponente byte_register ist Port (Reset: in std_logic; Enable: in std_logic; Uhr: in std_logic; Datain: in std_logic_vector (7 downto 0); DataOut: out std_logic_vector (7 downto 0)); End-Komponente, beginnen nach: byte_register Port Karte (Reset, rd_wr, Uhr, temp_data_in , temp_data_out); Prozess (Clock, Reset) beginnen, wenn clock'event und clock = '1 'und reset = '0' dann, wenn rd_wr = '0 'dann Daten

 

[sesl33]

[Quote = abhineet22] Prozess (Clock, Reset) beginnen, wenn clock'event und clock = '1 'und reset = '0' dann, wenn rd_wr = '0 'dann Daten

 

[zcg]

"Wenn clock'event und clock = '1 'und reset = '0' und dann" was ist das? welche Art von Schaltung erwarten Sie wird synthetisiert werden?

 

[koppolu1981]

Hallo abhineet, wird der Fehler da haben u geprügelt die strukturellen Code und Verhaltenskodex in der gleichen Architektur. Versuchen Sie, die Verhaltens-Code nehmen und schreiben das gleiche wie ein anderes Modul (Einheit). Dann verbinden Sie das Modul byte_register und dieses Modul mit strukturellen Modell, das Arbeiten wird .....

 

[bajahaya]

Vielleicht könnte eine mögliche Lösung READ_WRITE werden: Prozess (Clock, Reset) beginnen, wenn reset = '1 'dann temp_data_out '0'); elsif rising_edge (clk) dann, wenn rd_wr = '0 'dann Daten