Fehler im Modell sim! bitte helfen Sie!

[jianhuachews]

Hallo Leute .. Kann mir jemand helfen, das Problem sehen ..? Modelsim gab mir diese Fehlermeldung auf meinem Prüfstand ..

# ** Error: C: / Users / Chew / Desktop / columncounter tb.vhd (20):. Signal "col_out" ist vom Typ ieee.std_logic_1164.STD_LOGIC_VECTOR; erwartet Typ ieee.NUMERIC_STD.UNSIGNED

Während mein Programm-Code kompiliert werden kann ... Ich weiß nicht, was los ist! Programm

 library IEEE; verwenden IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; Einheit column_counter ist Port (col_out: std_logic_vector (3 downto 0); rst: in std_logic; clk: in std_logic); Ende column_counter; Architektur Behavioral von column_counter wird das Signal temp: std_logic_vector (3 downto 0); begin-Prozess (clk) begin if (rising_edge (clk)) then if (rst = '1 ') then Temp. '0', others => '1 '); sonst Temp (1)

 

[ckshivaram]

überprüfen Sie den Link hier http://www.ece.cmu.edu/ ~ kbiswas / se_man.pdf

 

[vipinlal]

Gibt es eine zusätzliche Semikolon in dieser Zeile in der Testbench-Code? Signal col_out: std_logic_vector (3 downto 0);;

 

[sanju_]

col_out: std_logic_vector (3 downto 0);

in Ihrem Hauptprogramm in Unternehmen dieser Linie ist "IN" oder "OUT"?? erklären

 

[jianhuachews]

Hallo Jungs! Danke für die Hilfe aus den Fehlern vor Ort. Ich habe es "out", erklärte in der Linie des Unternehmens. und auch ich habe die extra entfernt ";" Aber es ist immer noch gibt mir die gleiche Fehlermeldung!

 

[sanju_]

Hallo Jungs! Danke für die Hilfe aus den Fehlern vor Ort. Ich habe es "out", erklärte in der Linie des Unternehmens. und auch ich habe die extra entfernt ";"! Aber es ist immer noch, mir den gleichen Fehler

es funktioniert .. in ISIM, wenn Sie sie bearbeiten

 

[jianhuachews]

hey sanju Dank für versuchen, es zu kompilieren! Ich hatte es in einem anderen Satz von Dateien mit exakt der gleichen bearbeitet Codes geschrieben und es funktioniert ... Ich frage mich, warum .. Anw. vielen Dank für die Hilfe Jungs!