S
samuel_john
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Loading D: / modelsim5.7f/win32/../std.standard # Loading D: / modelsim5.7f/win32/../ieee.std_logic_1164 (Körper) # Loading D: / modelsim5.7f/win32 / .. / ieee.numeric_std (Körper) # Loading D: / modelsim5.7f/win32/../ieee.std_logic_arith (Körper) # Loading D: / modelsim5.7f/win32/../ieee.std_logic_unsigned (Körper) # Laden zu arbeiten. Testbench (Verhalten) Loading work.processor_interface (beh) # ** Fatal: (SIGSEGV) Bad Zeiger zuzugreifen. # Time: 0 ns Iteration: 0 Process: / Testbench / tb Datei: E: / altera/xilinx/e1_config20nov/tst_processor_interface.vhd # FATAL ERROR beim Laden Design niemanden Begegnung ein solches Problem in ModelSim ... dies geschieht beim Laden der Testbench .... Beim Laden eines Unternehmens allein ist es kein Problem.