Fast GUI-basiertes Werkzeug für die strukturelle Integration HDL-Ingenieur

[Topweaver]

Es tut mir leid, wenn Sie dieses Thema in der Software-Download-Bereich gesehen haben.
Mir wurde gesagt, ein solches Thema hier zu posten.

Topweaver v2.0
Ein GUI-basiertes Tool für den Anschluss von HDL-Module, die auch als strukturelle
Integration.Sie können es in ASIC, FPGA oder CPLD-Designs.

BESONDERHEITEN
Ausschnitt Ports von Cell-Module automatisch
Voll gemischt Verilog, VHDL und Verilog 2001 unterstützt
Automatische Spracherkennung
Connect-Anschlüsse in Grafik-Schnittstelle
Great visuelle Hilfe während des Verbindungsaufbaus
Smart-Link-Technologie können Sie automatisch eine Verbindung zu den Häfen
Bus-Kombination und inout Bau
Generieren Verilog / VHDL-Anschluss-Modul automatisch
Output-Modul detaillierte Zusammenfassung im HTML-Format
Output formatiert Dateiliste
DelayGen
...

Homepage: http://www.topweaver.com
Download: http://www.topweaver.com/download.htm
Quick Demo: http://www.topweaver.com/demo.htm

Topweaver.com

 

[Vicent Yang]

Sehr gutes Werkzeug, vielen Dank für Ihre Nachricht/ Warnung # 1 - Nein, danke oder anderen Stellen in elektroda nutzlos!

 

[Topweaver]

Danke.Ich habe viele Monate in schriftlicher Form dieses Programm.Für die tagsüber zu arbeiten, habe ich hauptsächlich schreiben Topweaver in der Nacht und holidays.I danken Ihnen für Ihre Hilfe, wenn Sie Topweaver können weiter zu empfehlen.

 

[Vicent Yang]

Nimmt dieses Programm vor oder eine Beta-Version seiner getestet.Was ich meine, ich kann nicht auf dieses Werkzeug, oder i abhängen muss, bevor ich es viel zu testen.

 

[Topweaver]

Hallo.Topweaver v1.0 wurde im Mai 2002 veröffentlicht.Topweaver v1.1 wurde im Juni 2002 veröffentlicht.V1.1 stabil für Monate.Bis Mai dieses Jahres beschloss ich, wir haben Topweaver mehr Nutzer.Die Codes werden hinzugefügt, um es einfacher zu bedienen.Der vollständige ausführbare Datei wurde im September 2003 gebaut.Zusammen mit dem Beginn der schriftlichen Unterlagen und die neue Website, gab ich die Software für meine Freunde zu testen, die die fachlichen FPGA / ASIC-Ingenieure sind.Mehr als 50 echte Topweaver Projekte wurden für die letzten zwei Monate getestet, darunter die große Projekt mit mehr als 1000 Anschlüsse.Ich denke, jetzt Topweaver v2.0 ist stabil.Können Sie herunterladen und testen, um http://www.topweaver.com/download.htm.
Grüße

 

[eltonjohn]

Ich versuche, Topweaver .. mit einem vollen Arbeitstag Kern verwenden ...aber es kann nicht extrahiert werden die Module in VHDL ..und ich weiß nicht, warum .. es nicht sieht ein Ding in VHDL aber wenn ich "weave" in verilog es funktioniert ..
Beide Version meiner IP in Verilog VHDL Arbeit ein ..
Die Hilfe ist sehr schlecht ...
jede Einrichtung, einige Arbeiten mit diesem .. done

Ist es POSIBLE nur mit den Beschreibungen der Module TOP weben??JEDER Körper weiß

 

[Topweaver]

Hallo, Topweaver V3.0 ist nun unter dem letzten Test vor der Freigabe.Bitte ein paar Tage warten.Danke.

 

[yeewang]

Hallo, topweaver, great job.

Ich überlege mir-1-Projekt starten.
Ähnlich wie Sie, Nachtarbeit

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lächeln" border="0" />Ich habe einige Fragen hier.

Wie haben Sie schreiben die Verilong / VHDL-Parser?Lex / Yacc oder eine andere?

Was GUI-Bibliothek verwenden Sie?Ich bemerkte, dass Sie sowohl Windows / Linux-Version unterstützen.Das bedeutet, verwendet man ein plattformunabhängiges GUI-Bibliothek, nicht wahr?

Thx im voraus.

 

[oxford]

Es ist eine gute Idee!Ich werde es in meinem OS zu verwenden, später werde ich
geben eine Antwort.
thanks for this great tool.

 

[Topweaver]

Hallo, ist der Parser unabhängig voneinander entwickelt.Die Fehler in v2.0 wurde in v3.0 behoben.Die Unterstützung für Linux ist auf Wein basiert.In v3.0 viele Funktionen hinzugefügt werden, und die Beschränkung wird entfernt.Das Dokument wird better.Thank Sie.