Führende Null anticipator

[Galos]

Hallo, Kann mir jemand helfen mit dem Verilog-Code der führenden Null anticipator. Seine Arbeiten scheint ein wenig tricky! Jede Art von Hilfe wird dankbar sein ... Thanks

 

[j_andr]

Hallo, Kann mir jemand helfen mit dem Verilog-Code der führenden Null anticipator. Seine Arbeiten scheint ein wenig tricky!

google? nicht sicher, ob die unten ist, was Sie brauchen, aber es ist schwierig ... und recht schnell, in der Regel - eine '1 'an Position' i 'in Eingangsvektor setzt '1' an Position 'i' in Ausgangsvektor und setzt alle Ausgangsbits unten 'i'; [syntax = verilog]-Modul leading_zero (Eingang [BIT_W-1: 0] d_in, Ausgangs reg [BIT_W-1: 0] d_out, Ausgangs reg [NR_W-1: 0] nr_of_zero, Ausgangs reg [NR_W-1: 0] one_position); localparam BIT_W = 16, = NR_W log2 (BIT_W); reg [BIT_W-1: 0] clr; genvar i; erzeugen for (i = 0; i