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GiuseppeLaPiana
Guest
Hallo, ich habe einige Probleme mit DDR Timing-Vorgaben. Bisher habe ich: create_clock-name virt_clock-Periode 6 create_clock I_DQS_90-Periode 6 create_clock I_SYS_CLOCK-Periode 6 set_input_delay 0,7-max-Uhr [get_clock virt_clock]-add_delay set_input_delay 0,7-max-Uhr [get_clock virt_clock]-clock_fall-add_delay set_clock_latency 1,5 I_DQS_90 I_DQS_90 ist die Erfassung Strobe aus dem DRAM-Modul übertragen, es Uhren steigende und fallende Flanke Flip Flops Die virt_clock stellt eine Kante ausgerichtet Uhr mit den Daten. 0,7 ns Verzögerung ist die maximale Verzögerung Daten können vom Rand der virtuellen Uhr haben. Das Problem ist, dass steigende Flanke Daten wird auf der fallenden Flanke des virt Uhr gestartet, und verriegelt in der steigenden Flanke des 90-Grad verschoben Uhr, ist der fallenden Flanke Daten auf der steigenden Flanke des virtuellen Uhr gestartet und eroberte auf der fallenden Flanke des 90-Grad verschoben Uhr. Es werden steigende sollte Rande Daten gestartet Flanke virt_clock und eroberte auf steigende Kante 90 Uhr. Vice versa fallenden Flanke. Wer eine Idee, um dieses Problem beheben?