Eine Frage, die auf dem Standard-ESD-Test

[chang830]

Hallo, Wir wissen, in der stardard HBM ESD-Test werden drei Chips durch die ESD ZAP mit dem gleichen Modus. Wenn alle drei Chips bestanden den ESD ZAP, dann denken wir die Chips unter diesem Modus übergeben. Aber für meine Chips, fand ich eine interessante Sache. In den drei ESD ZAPS, ein Chip 2000V bestanden in HBM-Modus, ein in 2000V gescheitert, den 3. man sogar nicht bestanden 1000V. Wenn es einen schwachen Weg in den Chip, sollte es etwa auf dem Niveau scheitern. Dann, warum es so viel descranpancy? Würde jemand pls. gib mir ein paar Tips? Dank

 

[hung_wai_ming@hotmail.com]

Zuerst wird Ihre Schaltung marginal. Zweitens können Sie den Chip von verschiedenen Standorten in der Wafer werden, so dass die Ergebnisse kann variabel sein. Drittens und am wichtigsten, pls Doppelzimmer mit IO ist vergangen und die IO hat fehlgeschlagen. Ich denke, die weitergegeben IO Lage kann sich von gescheiterten IO Lage. Meine Erfahrung ist: Ein Chip mit sage P10 bei 2000K übergeben werden kann auf einen anderen Chip versagt werden, um weniger als 500V Unterschied in typischen HBM-Test. Auch kann es aufgrund Ihrer Schaltung Marginalität. Machen Sie mehr Tests auf mehr Proben, mehr aussagekräftige Statistiken zu erhalten, bevor Sie Schlüsse zu ziehen. Normalerweise kann ich mehr als 10 Proben, bevor ich Rückschlüsse auf das Geschehen ziehen kann.