"Edge nicht in Niveau-und Kleinschreibung Weg allowed" in comp

[jay_ec_engg]

Bei der Zusammenstellung meiner verilog Testbench Ich bin gettting Fehler "Edge nicht in Niveau-und Kleinschreibung Weg erlaubt" Was kann der Grund sein?

 

[Big Boy]

Können Sie einen Ausschnitt des Quellcodes? Es ist schwer, ohne zu sehen, was falsch zu sagen. Ich vermute, dass Sie zum Beispiel ein Level-sensitive Register (dh level-sensitive Verriegelung) und Sie versuchen, einen Wert zu mit einem Rand-und Kleinschreibung Erklärung zuordnen müssen.

 

[semiconductorman]

Do u bekommen diese bei der Erstellung / Simulation der Code?? die Simulator, wenn Sie die tb-Code mit anderen teilen können?

 

[jay_ec_engg]

Wenn ich versuche, diesem Prüfstand zu diesem Zeitpunkt seine Darstellung die folgende Fehlermeldung simulieren .... "Edge nicht in Niveau-und Kleinschreibung Weg erlaubt" .. kann mir jemand helfen? ----------------------------------------------- Modul Temp ( clk, enableN, data); Eingang clk; Eingang enableN; Ausgangsdaten; reg [15:0] temp; / / aus dem Prüfstand angeben zuweisen data = enableN? temp [15]: 1'bz; always @ (negedge clk), wenn temp = # 35 {temp [14.00], temp [15]}; angeben specparam BUSOFF = 40; specparam Null = 0; ((enableN!) posedge enableN *> data) = (null, null, BUSOFF); endspecify endmodule / / Temp

 

[Big Boy]

Nicht ganz sicher, könnte aber sein, weil Sie Signallaufzeit zwischen enableN ansteigende Flanke und Daten outout geben, wenn Daten über eine kontinuierliche Aufgabe zugewiesen ist? Die Verzögerung angeben, um einen Übergang von enableN anwenden, wenn sie 'data' Ausgabe auf enableN Ebene (anstelle von Kante) ab. Was passiert, wenn Sie die Verzögerung direkt in die kontinuierliche Zuordnung Erklärung?