E1 Frame und Deframer

[dinesh.4126]

Hallo, ich bin zur Umsetzung E1 versuchen Frame auf VHDL.And Code habe ich aus opencore.Has Jeder Einsatz dieser Code? Ich durcheinander, nachdem sie diesen Code. Wenn nicht jemand mir helfen können, um Unterstützung bereitzustellen, damit ich anfangen kann codierenden Teil zusammen mit Dokument. Warten auf Antwort

 

[sameh_yassin99]

Hallo, ich wollte mit dem FPGA für E1 Framing verwenden und ich lesen Sie die folgenden Application Note von Xilinx "XAPP868". Allerdings schlug meine Krippe auf einem separaten Modul für E1 Framing / Deframing für Entwicklung Zeitersparnis verwenden. Also haben wir Chips aus EXAR Unternehmens. Sie können überprüfen den Link http://www.exar.com/Common/Content/ProductDetails.aspx?ID=8118&ParentID=3 Best Wishes

 

[dinesh.4126]

Danke für Ihre Antwort. Ist, dass ich den Code aus OpenCore heruntergeladen und ändern Sie es entsprechend I need.But bin nicht immer genaue Vorstellung, wie eingehende Rahmen werden erkannt und auch Frame Synchronization.Can Sie mir empfehlen, einige manuelle Woher bekomme ich klares Bild stoßen Frame Erkennung und Frame Synch. Grüße,

 

[sameh_yassin99]

Hallo gibt Goolge für den Standard "CCITT (ITU-T)" und E1 Framing. Es gibt eine Menge von Quellen und Vorlesungen für sie.

 

[dinesh.4126]

Bitte räumen Sie Zweifel 1) In E1 Deframing während Framing Synch. der ersten drei Frame Wenn Synch. Stellen Sie nach, dass wir beginnen Erfassung von Daten aus TS1 bis TS 15 und TS17 zu TS31.Its heißt, wir müssen Daten der ersten drei Till Synch überspringen. achieved.I bin rechtes Denken, wenn mir nicht helfen. Grüße,

 

[dinesh.4126]

Mein Zweifel ist in E1 Doppelrahmen Format Synchronisation erst nach Eingang von drei E1 Rahmen erreicht werden. Also in Deframing von E1 ersten drei Frame gültige Daten enthalten in TS1 bis TS15 und TS17 TS 31. Grüße,

 

[dinesh.4126]

Synchronisation erreicht erst nach Eingang von drei E1 Frames Doppelrahmen format.so wenn synch = 1, dann nur die Daten auf dem Bus gültig ist. Sein bedeutet, dass wir beginnen Erfassung der Daten ab dem 3. Frame wenn synch = 1 dh TS1 bis TS15 und TS17 auf TS 31 Zeitschlitzen. Denke ich richtig. Bitte antworten Sie.

 

[dinesh.4126]

FPGA-Implementierung Teil: Ich bin mit Virtex 2 Pro und nach E1 Defarmer Code mit Doppel-Format und meine Zweifel ist E1 Signal bipolar ist aber wie kann ich geben Bipolar E1-Signal an FPGA hat I / O-Standard in der monopolaren Ich bin Anbringen der E1. bipolaren Wellenform. Hoffnung, damit ich frei meine Zweifel.

 

[dinesh.4126]

Hallo, In der obigen Posten als solche Sameh Geschrieben Verwendung EXAR Chip. Können wir gleichen Chip für clcok-Datenrettung.?? So extrahieren Sie die Uhr von E1-Signal.