dll über Design

[newbie_1]

Hallo, können Sie mir eine Klärung dll? und was ist Phaseninterpolator, wie kann ich den Interpolator? und gute Papiere werden geschätzt. thanks a lot Neuling

 

[arsenal]

Hier sind einige gute Papiere

 

[blowfish]

Hai Arsenal Do Sie haben alle digitalen Delay Locked Loop Schaltung Papiere oder Materialien in Bezug auf digitale DLL, die mit Hilfe der implmented Verilog oder VHDL Simulationswerkzeuge vollständig sein kann. Auch kann Ihnen sagen, jede Methode, mit ich eine digitale Simulation Tool (FPGA Advantage PRO) Schaltungsausgang zu einem Analog-Simulation-Tool (Tanner / Tspice) Signalstromkreis Eingang .. geben können,

 

[arsenal]

[Quote = blowfish] Hai Arsenal Do Sie haben alle digitalen Delay Locked Loop Schaltung Papiere oder Materialien in Bezug auf digitale DLL, die mit Hilfe der implmented Verilog oder VHDL Simulationswerkzeuge vollständig sein kann. Auch kann Ihnen sagen, jede Methode, mit ich eine digitale Simulation Tool (FPGA Advantage PRO) Schaltungsausgang zu einem Analog-Simulation-Tool (Tanner / Tspice) Signalstromkreis Eingang .. [/quote] hallo blowfish GIVE verwenden können, wie in Verilog Modell dll, u kann auf der Website von Designer zu Rate zu ziehen, kann auch u versuchen Sie es schreiben mit Hilfe von Zählern, und u können dem beigefügten Programm ausprobieren. und nach u bekommen Sie die DLL-Modell dann u können spectreVerilog die Mixed-Signal-Simulation durch die Schaffung einer config Ansicht zu tun.

 

[edaforest]

Ich bin ein Anfänger. Gibt es einige gute Referenzen für dll-Design? Dank: D

 

[zgz1983]

Hallo Arsenal wie kann ich Ihre Verilog Modell der dll? Vielen Dank!

 

[arsenal]

[Quote = zgz1983] Hallo Arsenal wie ich kann Ihre Verilog Modell der dll? Vielen Dank! [/Quote] u kann es einfach verwenden, für die Simulation coz es gibt nur die Verhaltens-Modell der Bausteine des DLL, aus dem u kann wissen, was Konstrukte eine DLL und wie es funktioniert. Dank Arsenal

 

[layer2000]

Kann dieses Papier wird hilfreich sein

 

[blowfish]

Hai Arsenal, gibt es einige Fehler in der Verilog-Code aus Stanford. Auch einige Codes sind in der Submodule fehlen. Kannst du nachsehen, die Bearbeitung von Code und nach den guten funktionierenden Code.